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MINI四軸飛行器

870_880MHz頻段的CDMA結(jié)環(huán)行器方案

利用帶線結(jié)環(huán)行器的相關(guān)理論，設(shè)計了870～880MHz 結(jié)環(huán)行器，最后實(shí)現(xiàn)的環(huán)行器在0.5～1.5GHz內(nèi)，插入損耗≤0.4dB，最小隔離度≥ 20dB，電壓駐波比≤ 1.20，符合基站用環(huán)行器的技術(shù)指標(biāo).

標(biāo)簽： CDMA 870 880 MHz

上傳時間： 2014-03-25

上傳用戶：sqq
設(shè)計一個四路數(shù)據(jù)選擇器,其功能是將四組不同的數(shù)據(jù)按要求選擇一個輸出.輸出的那組數(shù)據(jù)有兩個控制信號決定,其真值表如下: 數(shù)據(jù)選擇控制端輸出的數(shù)據(jù) Input0 Input1 output 0 0 o

設(shè)計一個四路數(shù)據(jù)選擇器,其功能是將四組不同的數(shù)據(jù)按要求選擇一個輸出.輸出的那組數(shù)據(jù)有兩個控制信號決定,其真值表如下: 數(shù)據(jù)選擇控制端輸出的數(shù)據(jù) Input0 Input1 output 0 0 output0 0 1 output1 1 0 output 2 1 1 output 3

標(biāo)簽： Input0 Input1 output 數(shù)據(jù)

上傳時間： 2015-01-08

上傳用戶：6546544
VHDL的四選一選擇器

VHDL的四選一選擇器

標(biāo)簽： VHDL 選擇器

上傳時間： 2014-01-03

上傳用戶：z1191176801
用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。

用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。

標(biāo)簽： Verilog HDL 全加器語言

上傳時間： 2015-05-02

上傳用戶：zukfu
基于地址總線接口的四倍頻編碼器信號接口的 FPGA實(shí)現(xiàn) Verilog HDL的

基于地址總線接口的四倍頻編碼器信號接口的 FPGA實(shí)現(xiàn) Verilog HDL的

標(biāo)簽： Verilog FPGA HDL 接口

上傳時間： 2014-08-12

上傳用戶：ayfeixiao
四選一選擇器,輸入四個,輸出1個.當(dāng)NM=00時選A 當(dāng)NM=01時選B 當(dāng)NM=10時選C 當(dāng)NM=11時選D

四選一選擇器,輸入四個,輸出1個.當(dāng)NM=00時選A 當(dāng)NM=01時選B 當(dāng)NM=10時選C 當(dāng)NM=11時選D

標(biāo)簽： NM 00 01 10

上傳時間： 2013-12-25

上傳用戶：woshiayin
fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器

fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器

標(biāo)簽： vhd fulladder adder multi

上傳時間： 2015-09-03

上傳用戶：上善若水
四路串行模數(shù)轉(zhuǎn)換IC--TLV2544的接口驅(qū)動源代碼

四路串行模數(shù)轉(zhuǎn)換IC--TLV2544的接口驅(qū)動源代碼

標(biāo)簽： 2544 TLV IC 串行

上傳時間： 2015-09-28

上傳用戶：hoperingcong
四位全加器

四位全加器，VHDL語言，max+plusII平臺做的

標(biāo)簽： 全加器

上傳時間： 2016-02-17

上傳用戶：xz85592677
四位全加器語言描述是以文本方式上傳的

四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助

標(biāo)簽： 全加器語言方式

上傳時間： 2014-01-26

上傳用戶：siguazgb