//初始化 if(initscr() == NULL) { perror("initcurs") exit(EXIT_FAILURE) } cbreak() noecho() keypad(stdscr, TRUE) //建立菜單項 for(i=0 i<N_ITEMS i++){ items[i] = new_item(months[i], "") } //建立菜單 mymenu = new_menu(items) //設(shè)置為5行單列的菜單 set_menu_format(mymenu, 5, 1) set_menu_mark(mymenu, "*") //獲得菜單的行數(shù)很列數(shù) scale_menu(mymenu, &mrows, &mcols) //建立窗口和子窗口 win = newwin(mrows + 2, mcols + 2, 3, 30) keypad(win, TRUE) box(win, 0, 0) subwin = derwin(win, 0, 0, 1, 1) //設(shè)置菜單的窗口 set_menu_sub(mymenu, subwin) //在子窗口上放置菜單 post_menu(mymenu) refresh() wrefresh(win)
標簽： EXIT_FAILURE initcurs initscr cbreak
上傳時間： 2013-11-29
上傳用戶：小眼睛LSL
HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim. HSSDRC IP core is licensed under MIT License
標簽： configurable controller universal adaptive
上傳時間： 2017-06-25
上傳用戶：皇族傳媒
java記事本，可以實現(xiàn)類似于win記事本的功能
上傳時間： 2017-06-26
上傳用戶：yd19890720
qam的vhdl程序，包含載波恢復(fù)等。同時含有modelsim仿真文件，希望有所幫助
上傳時間： 2013-12-23
上傳用戶：gxrui1991
用多線程實現(xiàn)矩陣的相乘，這個是操作系統(tǒng)課程的一個簡單實驗，有l(wèi)inux和win下的實現(xiàn)
上傳時間： 2013-12-11
上傳用戶：ANRAN
VHDL中關(guān)于generic的用法，及其testbench，可以使用Modelsim仿真查看其功能
上傳時間： 2013-12-25
上傳用戶：l254587896
UART是一種廣泛應(yīng)用于短距離、低速、低成本通信的串行傳輸接口.由于常用UART芯片比較復(fù)雜且移植性差,提出一種采用可編程器件FPGA實現(xiàn)UART的方法, 實現(xiàn)了對UART的模塊化設(shè)計.首先簡要介紹UART的基本特點,然后依據(jù)其系統(tǒng)組成設(shè)計頂層模塊,再采用有限狀態(tài)機設(shè)計接收器模塊和發(fā)送器模塊,所有功能的實現(xiàn)全部采用VHDL進行描述,并用Modelsim軟件對所有模塊仿真實現(xiàn).最后將UART的核心功能集成到FPGA上,使整體設(shè)計緊湊,小巧,實現(xiàn)的UART功能穩(wěn)定、可靠.
上傳時間： 2013-12-01
上傳用戶：zuozuo1215
串口的Verilog源程序，可以用modelsim下進行仿真調(diào)試
上傳時間： 2013-12-16
上傳用戶：love_stanford
8051內(nèi)核的設(shè)計，用Verilog硬件描述語言實現(xiàn)，在modelsim環(huán)境下進行仿真。
上傳時間： 2017-07-27
上傳用戶：miaochun888
You can Creat SDF Database with the help of Code and you can insert data and Retrive the data in Windows Mobile Device or you can try at Emulator
上傳時間： 2017-08-12
上傳用戶：sxdtlqqjl
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