關(guān)于序列發(fā)生器的verilog. 希望能幫大家。
標簽： verilog 序列 發(fā)生器 家
上傳時間： 2013-12-28
上傳用戶：colinal
CRC循環(huán)校驗碼的VERILOG源文件，在MODELSIM下的一個工程。
標簽： VERILOG CRC 循環(huán) 校驗碼
上傳時間： 2015-05-20
上傳用戶：woshiayin
奇偶校驗碼的VERILOG源碼，為MODELSIM下的一個工程。有測試文件。
標簽： VERILOG 奇偶校驗碼 源碼
上傳時間： 2014-01-22
上傳用戶：稀世之寶039
各種基本單元的verilog模塊.對初學者很有幫助的.
標簽： verilog 模塊 初學者
上傳時間： 2014-08-12
上傳用戶：變形金剛
中文版Verilog HDL簡明教程 第1章 簡介 第2章 HDL指南 第3章 Verilog語言要素 第4章 表 達 式 第5章 門電平模型化
標簽： Verilog HDL 簡明教程 電平
上傳時間： 2015-05-22
上傳用戶：無聊來刷下
用Verilog HDL 語言編寫的播放梁祝的程序
標簽： Verilog HDL 語言 編寫
上傳時間： 2015-05-24
上傳用戶：zuozuo1215
基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現(xiàn) Verilog HDL的
標簽： Verilog FPGA HDL 接口
上傳用戶：ayfeixiao
Verilog在maxpuls2下開發(fā)的電梯控制器的文檔（包括代碼），其中說明十分詳盡
標簽： maxpuls2 Verilog 電梯控制器 文檔
上傳時間： 2015-05-26
上傳用戶：ouyangtongze
這是一個rs譯碼器的verilog程序運行于quatus
標簽： verilog quatus 譯碼器 程序
上傳時間： 2015-05-31
上傳用戶：mikesering
這個是用VERILOG做的一個8位功能很弱的CPU
標簽： VERILOG CPU 8位
上傳時間： 2014-11-23
上傳用戶：wangchong
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