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一個非常簡單的cpu設(shè)計的原代碼,是用verilog編寫的

一個非常簡單的cpu設(shè)計的原代碼,是用verilog編寫的

標簽： verilog cpu 代碼 編寫

上傳時間： 2014-12-08

上傳用戶：siguazgb

verilog設(shè)計進階

verilog設(shè)計進階，提供大量的設(shè)計事例供參考學(xué)習(xí)

標簽： verilog 進階

上傳時間： 2014-01-26

上傳用戶：xjz632

用verilog編寫的pci——rtl級。

用verilog編寫的pci——rtl級。

標簽： verilog pci rtl 編寫

上傳時間： 2015-06-06

上傳用戶：亞亞娟娟123

1024點８位FFT的Verilog語言實現(xiàn)

1024點８位FFT的Verilog語言實現(xiàn)

標簽： Verilog 1024 FFT 語言

上傳時間： 2015-06-09

上傳用戶：ztj182002

完整的I2C slave model以及spec詳附在內(nèi),適合想利用verilog開發(fā)此類傳輸?shù)娜藚⒖?/a>

標簽： verilog slave model spec

上傳時間： 2015-06-10

上傳用戶：s363994250

完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現(xiàn)精簡電路

完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現(xiàn)精簡電路

標簽： convolution transection circular encoder

上傳時間： 2014-01-20

上傳用戶：waizhang

是關(guān)于dct的Verilog HDL源代碼和測試程序

是關(guān)于dct的Verilog HDL源代碼和測試程序

標簽： Verilog dct HDL 源代碼

上傳時間： 2014-06-15

上傳用戶：四只眼

MODELSIM 環(huán)境下的Verilog 源代碼

MODELSIM 環(huán)境下的Verilog 源代碼，實現(xiàn)全加器功能

標簽： MODELSIM Verilog 環(huán)境 源代碼

上傳時間： 2015-06-10

上傳用戶：sardinescn

一個用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。

一個用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。

標簽： verilog 編寫 模擬交通燈 控制

上傳時間： 2014-01-21

上傳用戶：ljmwh2000

使用Verilog語言編寫的數(shù)字鐘程序.有慢校時,快校時,鬧鐘等功能.

使用Verilog語言編寫的數(shù)字鐘程序.有慢校時,快校時,鬧鐘等功能.

標簽： Verilog 校時 語言 編寫

上傳時間： 2014-01-26

上傳用戶：417313137