亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

verilog編寫(xiě)

verilog編寫(xiě)，rtl風(fēng)格，流水線設(shè)計(jì)，實(shí)現(xiàn)圖像rgb格式到y(tǒng)uv格式的轉(zhuǎn)換。

標(biāo)簽： verilog 編寫(xiě)

上傳時(shí)間： 2014-01-17

上傳用戶：四只眼

用verilog編寫(xiě)的乒乓球游戲

用verilog編寫(xiě)的乒乓球游戲，內(nèi)帶ps2，VGA驅(qū)動(dòng)，下載到spantan3開(kāi)發(fā)板上即可使用（原創(chuàng)）

標(biāo)簽： verilog 編寫(xiě)

上傳時(shí)間： 2013-12-19

上傳用戶：fandeshun

verilog語(yǔ)言編寫(xiě)可綜合FIFO。簡(jiǎn)單實(shí)用

verilog語(yǔ)言編寫(xiě)可綜合FIFO。簡(jiǎn)單實(shí)用

標(biāo)簽： verilog FIFO 語(yǔ)言 編寫(xiě)

上傳時(shí)間： 2013-12-13

上傳用戶：阿四AIR

在利用Verilog在FPGA平臺(tái)上輸出正弦波

在利用Verilog在FPGA平臺(tái)上輸出正弦波，實(shí)現(xiàn)芯片為Cyclone II 484C8，有管腳分配

標(biāo)簽： Verilog FPGA 輸出 正弦波

上傳時(shí)間： 2015-11-29

上傳用戶：ainimao

AD7266的Verilog驅(qū)動(dòng)程序,已仿真通過(guò),可直接在EDK下使用.

AD7266的Verilog驅(qū)動(dòng)程序,已仿真通過(guò),可直接在EDK下使用.

標(biāo)簽： Verilog 7266 EDK AD

上傳時(shí)間： 2014-01-16

上傳用戶：zhaiyanzhong

c54x的VeriLog程序代碼 也是opencoreip

c54x的VeriLog程序代碼 也是opencoreip

標(biāo)簽： opencoreip VeriLog c54x 程序

上傳時(shí)間： 2015-11-30

上傳用戶：helmos

EDA-Verilog 編碼原則

EDA-Verilog 編碼原則，初學(xué)者必看！

標(biāo)簽： EDA-Verilog 編碼

上傳時(shí)間： 2014-01-22

上傳用戶：奇奇奔奔

1024點(diǎn)fft verilog hdl

1024點(diǎn)fft verilog hdl

標(biāo)簽： verilog 1024 fft hdl

上傳時(shí)間： 2013-12-25

上傳用戶：redmoons

4×4鍵盤(pán)掃描的verilog 代碼,在CPLD板上實(shí)現(xiàn)

4×4鍵盤(pán)掃描的verilog 代碼,在CPLD板上實(shí)現(xiàn)

標(biāo)簽： verilog CPLD 鍵盤(pán)掃描 代碼

上傳時(shí)間： 2015-12-01

上傳用戶：zhangyigenius

一個(gè)用verilog寫(xiě)的串行傳輸?shù)讲⑿袀鬏數(shù)某绦?/a>

標(biāo)簽： verilog 串行傳輸 并行傳輸 程序

上傳時(shí)間： 2015-12-02

上傳用戶：lacsx