本文以Turbo碼編譯碼器的FPGA實(shí)現(xiàn)為目標(biāo)，對(duì)Turbo碼的編譯碼算法和用硬件語(yǔ)言將其實(shí)現(xiàn)進(jìn)行了深入的研究。 首先，在理論上對(duì)Turbo碼的編譯碼原理進(jìn)行了介紹，確定了Max-log-MAF算法的譯碼算法，結(jié)合CCSDS標(biāo)準(zhǔn)，在實(shí)現(xiàn)編碼器時(shí)，針對(duì)標(biāo)準(zhǔn)中給定的幀長(zhǎng)、碼率與交織算法，以及偽隨機(jī)序列模塊與幀同步模塊，提出了相應(yīng)解決方案；而在相應(yīng)的譯碼器設(shè)計(jì)中，采用了FPGA設(shè)計(jì)中“自上而下”的設(shè)計(jì)方法，權(quán)衡硬件實(shí)現(xiàn)復(fù)雜度與處理時(shí)延等因素，優(yōu)先考慮面積因素，提高元件的重復(fù)利用率和降低電路復(fù)雜度，來(lái)實(shí)現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個(gè)系統(tǒng)分割成不同的功能模塊，分別闡述了實(shí)現(xiàn)過(guò)程。 然后，基于Verilog HDL 設(shè)計(jì)出12位固點(diǎn)數(shù)據(jù)的Turbo編譯碼器以及仿真驗(yàn)證平臺(tái)，與用Matlab語(yǔ)言設(shè)計(jì)的相同指標(biāo)的浮點(diǎn)數(shù)據(jù)譯碼器進(jìn)行性能比較，得到該設(shè)計(jì)的功能驗(yàn)證。 最后，研究了Tuxbo碼譯碼器幾項(xiàng)最新技術(shù)，如滑動(dòng)窗譯碼，歸一化處理，停止迭代技術(shù)結(jié)合流水線電路設(shè)計(jì)，將改進(jìn)后的譯碼器與先前設(shè)計(jì)的譯碼器分別在ISE開(kāi)發(fā)環(huán)境中針對(duì)目標(biāo)器件xilinx Virtex-Ⅱ500進(jìn)行電路綜合，證實(shí)了這些改進(jìn)技術(shù)能有效地提高譯碼器的吞吐量，減少譯碼時(shí)延和存儲(chǔ)器面積從而降低功耗。
上傳時(shí)間： 2013-04-24
上傳用戶：haohaoxuexi
包括turbo碼編譯碼程序，譯碼算法包括sova及max-log-map算法，并有完整鏈路驗(yàn)證其性能。
上傳時(shí)間： 2014-01-19
上傳用戶：BIBI
采用 DVB反向鏈路（DVB-RCS）標(biāo)準(zhǔn)中的雙二元Turbo碼matlab仿真程序和仿真結(jié)果。支持1/2和1/3碼率。支持MAP，LOG-MAP解碼算法。
標(biāo)簽： DVB-RCS matlab Turbo DVB
上傳時(shí)間： 2015-11-19
上傳用戶：xhz1993
基于DSP平臺(tái)實(shí)現(xiàn)turbo碼Max_Log_MAP算法，基于標(biāo)準(zhǔn)C 語(yǔ)言研究 了Turbo 碼Max - Log - MAP 譯碼算法的軟件編程與實(shí)現(xiàn),為了提高程序的運(yùn)行效率,結(jié)合TMS320C6000 系列DSP 芯片 的結(jié)構(gòu)與特點(diǎn)采用循環(huán)展開(kāi)、數(shù)據(jù)的存取優(yōu)化設(shè)計(jì)、算法改進(jìn)等措施進(jìn)行了代碼優(yōu)化,給出了測(cè)試結(jié)果，非常值得一看
標(biāo)簽： Max_Log_MAP turbo DSP 算法
上傳時(shí)間： 2014-01-11
上傳用戶：
這個(gè)連接池是直接從JIVE中取出來(lái)的，進(jìn)行了一下修改，使得連接參數(shù)直接在程序中設(shè)定而不是從屬性文件中讀取。 [b]用法：[/b] 先設(shè)定自己的連接參數(shù)，在DbConnectionDefaultPool.java文件的loadProperties方法中。注意你也需要設(shè)定連接池的log文件的存放位置。
上傳時(shí)間： 2016-11-21
上傳用戶：TF2015
Instead of finding the longest common subsequence, let us try to determine the length of the LCS. Then tracking back to find the LCS. Consider a1a2…am and b1b2…bn. Case 1: am=bn. The LCS must contain am, we have to find the LCS of a1a2…am-1 and b1b2…bn-1. Case 2: am≠bn. Wehave to find the LCS of a1a2…am-1 and b1b2…bn, and a1a2…am and b b b b1b2…bn-1 Let A = a1 a2 … am and B = b1 b2 … bn Let Li j denote the length of the longest i,g g common subsequence of a1 a2 … ai and b1 b2 … bj. Li,j = Li-1,j-1 + 1 if ai=bj max{ L L } a≠b i-1,j, i,j-1 if ai≠j L0,0 = L0,j = Li,0 = 0 for 1≤i≤m, 1≤j≤n.
標(biāo)簽： the subsequence determine Instead
上傳時(shí)間： 2013-12-17
上傳用戶：evil
Turbo碼是一類(lèi)并行級(jí)聯(lián)的系統(tǒng)卷積碼，它是在綜合級(jí)聯(lián)碼、最大后驗(yàn)概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎(chǔ)上的一種創(chuàng)新。Turbo碼的基本原理是通過(guò)對(duì)編碼器結(jié)構(gòu)的巧妙設(shè)計(jì)，多個(gè)子碼通過(guò)交織器隔離進(jìn)行并行級(jí)聯(lián)編碼輸出，增大了碼距。譯碼器則以類(lèi)似內(nèi)燃機(jī)引擎廢氣反復(fù)利用的機(jī)理進(jìn)行迭代譯碼以反復(fù)利用有效信息流，從而獲得卓越的糾錯(cuò)能力。計(jì)算機(jī)仿真表明，Turbo碼不但在加性高斯噪聲信道下性能優(yōu)越，而且具有很強(qiáng)的抗衰落、抗干擾能力，當(dāng)交織長(zhǎng)度足夠長(zhǎng)時(shí)，其糾錯(cuò)性能接近香農(nóng)極限。 FPGA(FieldProgrammableGateArray)，即現(xiàn)場(chǎng)可編程門(mén)陣列，是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA技術(shù)具有大規(guī)模、高集成度、高可靠性、設(shè)計(jì)周期短、投資小、靈活性強(qiáng)等優(yōu)點(diǎn)，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計(jì)的理想選擇。 本論文以東南大學(xué)移動(dòng)通信實(shí)驗(yàn)室B3G課題組提出的“支持多天線的廣義多載波無(wú)線傳輸技術(shù)”(MIMO-GMC)為背景，分析了Turbo譯碼算法，并針對(duì)MIMO-GMC系統(tǒng)的迭代接收機(jī)中所采用的外信息保留和聯(lián)合檢測(cè)譯碼迭代的特點(diǎn)，完成了采用滑動(dòng)窗Log-MAP算法的軟輸入、軟輸出的Turbo譯碼器的設(shè)計(jì)。整個(gè)譯碼器模塊的設(shè)計(jì)采用Verilog語(yǔ)言描述，并在VirtexⅡPro系列FPGA芯片上實(shí)現(xiàn)。
上傳時(shí)間： 2013-04-24
上傳用戶：shanml
ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門(mén)陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類(lèi)的專用類(lèi)可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類(lèi)ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類(lèi)ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹(shù)的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過(guò)對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過(guò)對(duì)T的控制端的不同配置來(lái)實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語(yǔ)言,通過(guò)轉(zhuǎn)換為相應(yīng)的VHDL語(yǔ)言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開(kāi)發(fā)系統(tǒng)中的VHDL語(yǔ)言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問(wèn)題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類(lèi)基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽： FPGA 可重構(gòu) 通訊 糾錯(cuò)
上傳時(shí)間： 2013-07-01
上傳用戶：myworkpost
本文主要研究Turbo碼的編碼和譯碼算法及其FPGA硬件實(shí)現(xiàn).在概述信道編碼理論及其發(fā)展歷程之后,簡(jiǎn)要地論述了Turbo碼的原理.然后分別對(duì)Turbo碼的MAP譯碼算法,LOG-MAP算法進(jìn)行推導(dǎo),在給出LOG-MAP的推導(dǎo)之后,提出了對(duì)于LOG-MAP譯碼算法的兩點(diǎn)改進(jìn),采用三階牛頓插值函數(shù)對(duì)校驗(yàn)函數(shù)進(jìn)行擬合,采用雙滑動(dòng)窗口技術(shù)取代傳統(tǒng)的單滑動(dòng)窗口技術(shù).Turb碼還有一種譯碼復(fù)雜度相對(duì)較低的算法——SOVA算法,本文也給出了SOVA算法的詳細(xì)推導(dǎo)過(guò)程.在對(duì)LOG-MAP和SOVA算法的詳細(xì)推導(dǎo)之后,本文給出Turbo碼的軟件仿真,采用Matlab語(yǔ)言編寫(xiě)Turbo碼仿真系統(tǒng)程序,仿真系統(tǒng)比較了單滑動(dòng)窗口技術(shù)和雙滑動(dòng)窗口技術(shù)在不同的信噪比下的譯碼性能.在軟件仿真的基礎(chǔ)上,本文給出了Turbo碼編碼器和采用LOG-MAP譯碼算法譯碼器的FPGA硬件實(shí)現(xiàn)方法.
上傳時(shí)間： 2013-06-19
上傳用戶：plsee
特點(diǎn)： 精確度0.1%滿刻度 可作各式數(shù)學(xué)演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類(lèi)比輸出功能 輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設(shè)計(jì) 尺寸小,穩(wěn)定性高
標(biāo)簽： 微電腦 數(shù)學(xué)演算 隔離傳送器
上傳時(shí)間： 2014-12-23
上傳用戶：ydd3625
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
