一個關于VHDL的cpld開發實驗程序
一個關于VHDL的cpld開發實驗程序,通過運用max+plus 運行程序,實現實驗相關功能...
一個關于VHDL的cpld開發實驗程序,通過運用max+plus 運行程序,實現實驗相關功能...
一個關于VHDL的cpld開發實驗程序,通過運用max+plus 運行程序,實現實驗相關功能...
數字頻率計是一種用來測試周期性變化信號工作頻率的裝置。其原理是在規定的單位時間(閘門時間)內,記錄輸入的脈沖的個數。我們可以通過改變記錄脈沖的閘門時間來切換測頻量程。本文利用EDA技術中的Max+plusⅡ作為開發工具,設計了基于FPGA的8位十進制頻率計,并下載到在系統可編程實驗板的EPF10K2...
秒信號發生器,供初學者了解vhdl的編程方法,程序非常簡單。編程環境使用Max+Plus IIV10.12...
該系統利用VHDL語言、PLD設計出租車計費系統,以MAX+PLUSⅡ軟件作為開發平臺,設計了出租車計費器系統程序并進行了程序仿真。使其實現計費以及預置和模擬汽車啟動、停止、暫停等功能,并動態掃描顯示車費數目。...