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ModelSim

Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

I2C總線Verilog源代碼描述

I2C總線Verilog源代碼描述，ModelSim仿真

標(biāo)簽： Verilog I2C 總線源代碼

上傳時(shí)間： 2013-12-25

上傳用戶：koulian
本算法基于leon2協(xié)處理器接口標(biāo)準(zhǔn)

本算法基于leon2協(xié)處理器接口標(biāo)準(zhǔn)，內(nèi)含testbench，在ModelSim中仿真通過(guò)，在ise9.2中綜合及后仿真通過(guò)。

標(biāo)簽： leon2 算法協(xié)處理器接口標(biāo)準(zhǔn)

上傳時(shí)間： 2016-12-26

上傳用戶：gdgzhym
好用的UART通信源碼

好用的UART通信源碼，使用Verilog 編寫在QUARTUS下完成，并用ModelSim仿真通過(guò)

標(biāo)簽： UART 通信源碼

上傳時(shí)間： 2017-01-01

上傳用戶：jyycc
Verilog hdl語(yǔ)言常用乘法器設(shè)計(jì)

Verilog hdl語(yǔ)言常用乘法器設(shè)計(jì)，可使用ModelSim進(jìn)行仿真

標(biāo)簽： Verilog hdl 語(yǔ)言乘法器設(shè)計(jì)

上傳時(shí)間： 2017-01-02

上傳用戶：lunshaomo
Verilog hdl語(yǔ)言常用加法器設(shè)計(jì)

Verilog hdl語(yǔ)言常用加法器設(shè)計(jì)，可使用ModelSim進(jìn)行仿真

標(biāo)簽： Verilog hdl 語(yǔ)言加法器

上傳時(shí)間： 2013-12-24

上傳用戶：lizhizheng88
Verilog hdl語(yǔ)言伽羅華域GF（q）乘法器設(shè)計(jì)

Verilog hdl語(yǔ)言伽羅華域GF（q）乘法器設(shè)計(jì)，可使用ModelSim進(jìn)行仿真

標(biāo)簽： Verilog hdl 語(yǔ)言乘法器設(shè)計(jì)

上傳時(shí)間： 2013-12-27

上傳用戶：ls530720646
Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)

Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)，可使用ModelSim進(jìn)行仿真

標(biāo)簽： Verilog hdl 語(yǔ)言除法器

上傳時(shí)間： 2013-12-17

上傳用戶：Zxcvbnm
This a FREE tool chain which compiles C codes into 8051 binary code, converts the binary to RTL ROM,

This a FREE tool chain which compiles C codes into 8051 binary code, converts the binary to RTL ROM, and simulate in ModelSim. SDCC is the compiler. Example compilation: cd compile sdcc --iram-size 0x80 --xram-size 0x800 t8051.c REM sdcc --iram-size 0x80 t8051.c packihx t8051.ihx > t8051.hex ..\test\mkrom.exe ..\compile\t8051.hex

標(biāo)簽： binary compiles converts chain

上傳時(shí)間： 2017-01-07

上傳用戶：wyc199288
有源代碼

有源代碼，ModelSim仿真通過(guò)，并有介紹文檔。

標(biāo)簽： 有源代碼

上傳時(shí)間： 2017-01-29

上傳用戶：zgu489
幾個(gè)簡(jiǎn)單的verilog代碼

幾個(gè)簡(jiǎn)單的verilog代碼，推薦用ModelSim工具學(xué)習(xí)

標(biāo)簽： verilog 代碼

上傳時(shí)間： 2013-12-21

上傳用戶：許小華

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