用verilog編寫的三分頻器代碼，用ModelSim測(cè)試沒有問題，有問題請(qǐng)反饋給我
上傳時(shí)間： 2017-02-26
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用verilog設(shè)計(jì)加法器，經(jīng)ModelSim仿真測(cè)試沒問題。有問題請(qǐng)反饋。
上傳時(shí)間： 2017-02-26
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用verilog設(shè)計(jì)的加法器，經(jīng)過ModelSim工具驗(yàn)證無問題。有問題請(qǐng)反饋。
上傳時(shí)間： 2017-02-27
上傳用戶：zhangqi
用xilinxIP聯(lián)合ModelSim進(jìn)行仿真
上傳時(shí)間： 2017-03-17
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用verilog編寫的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過了，可以在ModelSim上運(yùn)行察看
標(biāo)簽： rtl 網(wǎng)卡芯片
上傳時(shí)間： 2019-12-06
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本資料介紹如何使用ModelSim進(jìn)行功能仿真
上傳時(shí)間： 2020-09-20
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電子書-FPGA與Matlab聯(lián)合實(shí)戰(zhàn)V1.0 127頁前言 作為網(wǎng)絡(luò)上第一個(gè)開源此技術(shù)，筆者迫不及待地想將此技術(shù)分享出來。筆者從 2011 年 接觸 FPGA 以來，從各個(gè)方面使用 FPGA，無論是控制、圖像視頻、IC 前端驗(yàn)證、仿真測(cè)試， 各個(gè)部分都有所觸及，2015 年第一次接觸到 FPGA 與 matlab 的硬件在環(huán)實(shí)時(shí)仿真，就對(duì)感 受到技術(shù)的強(qiáng)大，雖然這里面還有很到的問題，但是作為最強(qiáng)大的仿真驗(yàn)證工具 Matlab 與 最強(qiáng)大的可編程器件的結(jié)合，做仿真測(cè)試很方便的，可直接通過 matlab 產(chǎn)生測(cè)試信號(hào)或者 通過 matlab 接收分析 FPGA 處理完成后的信號(hào)。 如今 FPGA 開發(fā)過程勢(shì)必要涉及到一個(gè)過程：驗(yàn)證仿真，驗(yàn)證很多情況下是在 Matlab 上進(jìn)行的，而仿真大部分初學(xué)者都是采用 ModelSim 仿真軟件進(jìn)行。比如設(shè)計(jì)一個(gè)信號(hào)濾波 模塊，驗(yàn)證該濾波模塊是在 Matlab 上進(jìn)行設(shè)計(jì)驗(yàn)證，得到該模塊的設(shè)計(jì)參數(shù)和設(shè)計(jì)結(jié)構(gòu)， 然后再轉(zhuǎn)換為 RTL 代碼，再用 ModelSim 軟件進(jìn)行仿真，這個(gè)過程涉及到采用 matlab 軟件產(chǎn) 生待測(cè)試的信號(hào)，輸入到 RTL 代碼中，然后在通過 ModelSim 軟件進(jìn)行仿真得到處理后的信 號(hào)，再將該信號(hào)輸出到文件，最后通過 Matlab 軟件分析處理后的
上傳時(shí)間： 2021-10-23
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FPGA那些事兒--TimeQuest靜態(tài)時(shí)序分析REV7.0，F(xiàn)PGA開發(fā)必備技術(shù)資料--262頁。前言這是筆者用兩年構(gòu)思準(zhǔn)備一年之久的筆記，其實(shí)這也是筆者的另一種挑戰(zhàn)。寫《工具篇I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣，只要針對(duì)原理和HDL 內(nèi)容作出解釋即可，雖然《Verilog HDL 那些事兒》夾雜著許多筆者對(duì)Verilog 的獨(dú)特見解，不過這些內(nèi)容都可以透過想象力來彌補(bǔ)。然而《工具篇I》需要一定的基礎(chǔ)才能書寫。兩年前，編輯《時(shí)序篇》之際，筆者忽然對(duì)TimeQuest 產(chǎn)生興趣，可是筆者當(dāng)時(shí)卻就連時(shí)序是什么也不懂，更不明白時(shí)序有理想和物理之分，為此筆者先著手理想時(shí)序的研究。一年后，雖然已掌握解理想時(shí)序，但是筆者始終覺得理想時(shí)序和TimeQuest 之間缺少什么，這種感覺就像磁極不會(huì)沒有原因就相互吸引著？于是漫長的思考就開始了... 在不知不覺中就寫出《整合篇》。HDL 描述的模塊是軟模型，ModelSim 仿真的軟模型是理想時(shí)序。換之，軟模型經(jīng)過綜合器總綜合以后就會(huì)成為硬模型，也是俗稱的網(wǎng)表。而TimeQuest 分析的對(duì)象就是硬模型的物理時(shí)序。理想時(shí)序與物理時(shí)序雖然與物理時(shí)序有顯明的區(qū)別，但它們卻有黏糊的關(guān)系，就像南極和北極的磁性一樣相互作用著。編輯《工具篇I》的過程不也是一番風(fēng)順，其中也有擱淺或者靈感耗盡的情況?！豆ぞ咂狪》給筆者最具挑戰(zhàn)的地方就是如何將抽象的概念，將其簡(jiǎn)化并且用語言和圖形表達(dá)出來。讀者們可要知道《工具篇I》使用許多不曾出現(xiàn)在常規(guī)書的用詞與概念... 但是，不曾出現(xiàn)并不代表它們不復(fù)存在，反之如何定義與實(shí)例化它們讓筆者興奮到夜夜失眠?！豆ぞ咂?I》的書寫方式依然繼承筆者往常的筆記風(fēng)格，內(nèi)容排版方面雖然給人次序不一的感覺，不過筆者認(rèn)為這種次序?qū)W(xué)習(xí)有最大的幫助。編輯《工具篇I》辛苦歸辛苦，但是筆者卻很熱衷，心情好比小時(shí)候研究新玩具一般，一邊好奇一邊疑惑，一邊學(xué)習(xí)一邊記錄。完成它讓筆者有莫民的愉快感，想必那是筆者久久不失的童心吧?。?/p>
標(biāo)簽： FPGA TimeQues 靜態(tài)時(shí)序分析 Verilog HDL
上傳時(shí)間： 2022-05-02
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隨著手機(jī)攝像頭和數(shù)碼相機(jī)性能的提升，增加攝像頭設(shè)備到平臺(tái)處理器之間的傳輸帶寬變?cè)絹碓接斜匾?，傳統(tǒng)的DVP接口已經(jīng)不能適應(yīng)現(xiàn)在的科技發(fā)展。在這樣的大形勢(shì)下MIPI聯(lián)盟應(yīng)運(yùn)而生，它制定了一個(gè)通用的標(biāo)準(zhǔn)來規(guī)范高性能移動(dòng)終端的接口，而它的子協(xié)議MIPI CSI-2則完美的解決了攝像頭設(shè)備與平臺(tái)處理器之間高速通信的難題，提供了一種標(biāo)準(zhǔn)化、強(qiáng)大、可靠、低功耗的傳輸方式。MPI CSI-2接口采用差分信號(hào)線，確保了高速數(shù)據(jù)在傳輸時(shí)不易受到外界的干擾，而其采用的ECC編碼和CRC編碼則從一定程度上減少了個(gè)別錯(cuò)誤數(shù)據(jù)對(duì)于整體數(shù)據(jù)的影響，又由于自身處于MIPI大家族協(xié)議之中，它自身也很容易兼容應(yīng)用MIPI家族協(xié)議的其他設(shè)備。本文詳細(xì)的介紹了MIPI CSI-2協(xié)議數(shù)字部分RTL的實(shí)現(xiàn)，模擬部分的實(shí)現(xiàn)，以及后續(xù)的測(cè)試分析。在設(shè)計(jì)中RTL的設(shè)計(jì)、糾錯(cuò)以及模塊的時(shí)序分析在Linux平臺(tái)上進(jìn)行。而模擬部分的實(shí)現(xiàn)以及整體的動(dòng)態(tài)測(cè)試在FPGA平臺(tái)上進(jìn)行。通過這樣的分工可以更全面的發(fā)揮兩個(gè)平臺(tái)的長處，更具體的來說，在Linux階段的設(shè)計(jì)時(shí)充分的利用了ModelSim與verdi配合的優(yōu)勢(shì)，從而更好的設(shè)計(jì)代碼、分析代碼和測(cè)試代碼。而在綜合時(shí)又利用Design Compile與Prime time充分的對(duì)設(shè)計(jì)做了資源分析和時(shí)序分析，保證了設(shè)計(jì)的質(zhì)量。而在FPGA階段設(shè)計(jì)時(shí)，充分的利用了FPGA靈活而且可以動(dòng)態(tài)測(cè)試的優(yōu)勢(shì)來驗(yàn)證模塊的正確性，此外在FPGA上還可以使用商用接收端來接收最后產(chǎn)生的MIPI數(shù)據(jù)，這樣的驗(yàn)證方法更權(quán)威也更有說服力。在設(shè)計(jì)方法上，在數(shù)字部分的RTL設(shè)計(jì)中充分的應(yīng)用了模塊化的思想，不僅實(shí)現(xiàn)了協(xié)議的要求，而且靈活的適應(yīng)了MIPI CSI-2協(xié)議在實(shí)際應(yīng)用時(shí)的一些變通的需求。而在模擬部分的物理層設(shè)計(jì)中則大膽的做了嘗試和創(chuàng)新，成功的在沒有先例參照的情況下自主設(shè)計(jì)了FPGA下的物理層部分，并且最后成功的被商用接收端驗(yàn)證。總的來說在整個(gè)設(shè)計(jì)過程中遇到了阻礙和很多難題，但是經(jīng)過不懈的努力最終克服了技術(shù)上的種種困難，最終也獲得了階段性的成果和自身的技術(shù)提高。
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第41講 Tcl在Vivado中的應(yīng)用（7）：非工程模式下的設(shè)計(jì)流程管理第40講 Tcl在Vivado中的應(yīng)用（6）：工程模式下的設(shè)計(jì)流程管理第39講 Tcl在Vivado中的應(yīng)用（5）：使用Xilinx Tcl Store第38講 Tcl在Vivado中的應(yīng)用（4）：嵌入自定義Tcl命令第37講 Tcl在Vivado中的應(yīng)用（3）：使用Hook Script第36講 Tcl在Vivado中的應(yīng)用（2）：定制報(bào)告第35講 Tcl在Vivado中的應(yīng)用（1）：編輯網(wǎng)表第34講 利用Vivado IP Integrator進(jìn)行設(shè)計(jì)開發(fā)第33講 功耗估計(jì)和優(yōu)化第32講 UltraFast設(shè)計(jì)方法學(xué)（11）：時(shí)序收斂之10個(gè)時(shí)序收斂技巧第31講 UltraFast設(shè)計(jì)方法學(xué)（10）：時(shí)序收斂之時(shí)序約束基本準(zhǔn)則第30講 UltraFast設(shè)計(jì)方法學(xué)（9）：理解實(shí)現(xiàn)策略第29講 UltraFast設(shè)計(jì)方法學(xué)（8）：在Vivado中使用設(shè)計(jì)規(guī)則檢查第28講 UltraFast設(shè)計(jì)方法學(xué)（7）：如何管理IP約束第27講 UltraFast設(shè)計(jì)方法學(xué)（6）：定義時(shí)鐘分組第26講 UltraFast設(shè)計(jì)方法學(xué)（5）：時(shí)序約束第25講 UltraFast設(shè)計(jì)方法學(xué)（4）：RTL代碼風(fēng)格（2）第24講 UltraFast設(shè)計(jì)方法學(xué)（3）：RTL代碼風(fēng)格（1）第23講 UltraFast設(shè)計(jì)方法學(xué)（2）：時(shí)鐘第22講 UltraFast設(shè)計(jì)方法學(xué)（1）：初識(shí)UltraFast第21講 綜合后的設(shè)計(jì)分析（2）：時(shí)序分析第20講 綜合后的設(shè)計(jì)分析（1）：資源與扇出分析第19講 約束的優(yōu)先級(jí)第18講 設(shè)置偽路徑第17講 設(shè)置多周期路徑約束第16講 虛擬時(shí)鐘第15講 設(shè)置輸出延時(shí)約束第14講 設(shè)置輸入延時(shí)約束第13講 創(chuàng)建基本時(shí)鐘周期約束第12講 時(shí)序分析中的基本概念和術(shù)語第11講 與Vivado設(shè)計(jì)流程相關(guān)的一些技巧第10講 輸入/輸出和時(shí)鐘規(guī)劃第9講 編程與調(diào)試第8講 Vivado里最常用的5個(gè)Tcl命令第7講 增量實(shí)現(xiàn)第6講 實(shí)現(xiàn)第5講 綜合的基本設(shè)置和綜合屬性第4講 基于ModelSim的邏輯仿真（DEMO工程文件與第三講一致?。┑?講 基于XSim的邏輯仿真第2講 用三個(gè)DEMO講解如何在設(shè)計(jì)中使用IP
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