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基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計
標(biāo)簽： FPGA DDS 優(yōu)化設(shè)計
上傳時間： 2014-12-28
上傳用戶：lmeeworm
fpga
標(biāo)簽： Designer Altium FPGA 6.0
上傳時間： 2013-11-22
上傳用戶：fdmpy
FPGA入門教程
標(biāo)簽： FPGA 入門教程
上傳時間： 2013-10-15
上傳用戶：JasonC
基于單片機(jī)和FPGA的程控型邏輯分析儀設(shè)計與實現(xiàn)
標(biāo)簽： FPGA 單片機(jī) 程控 邏輯分析儀
上傳時間： 2013-11-01
上傳用戶：磊子226
本文采用了技術(shù)比較成熟的VHDL語言進(jìn)行設(shè)計，并使用Quartus II軟件進(jìn)行時序仿真。由仿真結(jié)果可知，無論是在功能的實現(xiàn)上還是在搜索的準(zhǔn)確性、高效性以及FPGA片上資源的利用率上，本設(shè)計方案都具有明顯的優(yōu)越性。
標(biāo)簽： FPGA 運(yùn)動估計
上傳用戶：hfmm633
現(xiàn)場可編程門陣列（FPGA）與模數(shù)轉(zhuǎn)換器（ADC）數(shù)字?jǐn)?shù)據(jù)輸出的接口是一項常見的工程設(shè)計挑戰(zhàn)。此外，ADC使用多種多樣的數(shù)字?jǐn)?shù)據(jù)樣式和標(biāo)準(zhǔn)，使這項挑戰(zhàn)更加復(fù)雜。本資料將告訴您有關(guān)在高速數(shù)據(jù)轉(zhuǎn)換器實現(xiàn)方案中使用LVDS的應(yīng)用訣竅和技巧。
標(biāo)簽： FPGA ADC 數(shù)字 接口
上傳時間： 2013-10-09
上傳用戶：jackgao
fpga開發(fā)板電路圖有10多種fpga開發(fā)板電路圖，供下載。 Cyclone II EP2C20 原理圖.pdf
標(biāo)簽： fpga 開發(fā)板 電路圖
上傳時間： 2014-05-25
上傳用戶：smallfish
FPGA 數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導(dǎo)航 經(jīng)典FPGA實戰(zhàn)應(yīng)用
標(biāo)簽： FPGA 數(shù)字電子 開發(fā)實例 導(dǎo)航
上傳時間： 2013-11-12
上傳用戶：chenbhdt
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計方案
上傳時間： 2013-11-06
上傳用戶：songkun
用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計
標(biāo)簽： VerilogHDL FPGA 分頻器
上傳時間： 2013-10-28
上傳用戶：xiaoxiang
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