FPGA能夠減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本,縮短上市時(shí)間,降低維護(hù)升級成本,廣泛地應(yīng)用在電子系統(tǒng)中.隨著集成電路向著片上系統(tǒng)(SoC)的發(fā)展,需要設(shè)計(jì)出FPGA IP核用于SoC芯片的設(shè)計(jì).該論文的工作圍繞FPGA IP核的設(shè)計(jì)進(jìn)行,在FPGA結(jié)構(gòu)設(shè)計(jì)優(yōu)化和FPGAIP接口方案設(shè)計(jì)兩方面進(jìn)行了研究.設(shè)計(jì)改進(jìn)了適用于數(shù)據(jù)通路的FPGA新結(jié)構(gòu)——FDP.設(shè)計(jì)改進(jìn)了可編程邏輯單元(LC);對可編程連線作為"2層2類"的層次結(jié)構(gòu)進(jìn)行組織,進(jìn)行了改進(jìn)并確定了各種連線的通道寬度;結(jié)合對迷宮布線算法的分析以及benchmark電路實(shí)驗(yàn)的方法,提出了用于分段式網(wǎng)格連線的開關(guān)盒和連接盒新結(jié)構(gòu),提高連線的面積利用效率.在FPGA IP核的接口方案上,基于邊界掃描測試電路提出了FPGA IP核的測試方案;結(jié)合擴(kuò)展邊界掃描測試電路得到的編程功和自動(dòng)下載電路,為FPGA IP核提供了具有兩種不同編程方法的編程接口.采用SMIC 0.35um 3層金屬CMOS工藝,實(shí)現(xiàn)了一個(gè)10萬系統(tǒng)門規(guī)模的FDP結(jié)構(gòu),并和編程、測試接口一起進(jìn)行版圖設(shè)計(jì),試制了FDP100k芯片.FDP100k中包括了32×32個(gè)LC,128個(gè)可編程IO單元.在FDP100k的芯片測試中,對編程寄存器、各種可編程資源進(jìn)行測試,并完成電路實(shí)現(xiàn)、性能參數(shù)測試以及IP核接口的測試,結(jié)果表明FPGA IP核的整體功能正確.
標(biāo)簽： FPGAIP
上傳時(shí)間： 2013-04-24
上傳用戶：gokk
現(xiàn)場可編程門陣列(FPGA)是一種新型器件,它將門陣列的通用結(jié)構(gòu)與現(xiàn)場可編程的特性結(jié)合于一體.如今,FPGA系列器件已成為最受歡迎的器件之一.隨著FPGA器件的廣泛應(yīng)用,它在數(shù)字系統(tǒng)中的作用日益變得重要,它所要求的準(zhǔn)確性也變得更高.因此,對FPGA器件的故障測試和故障診斷方法進(jìn)行更全面的研究具有重要意義.隨著集成電路規(guī)模的迅速膨脹,電路結(jié)構(gòu)變得復(fù)雜,使大量的故障不可測.所以,人們把視線轉(zhuǎn)向了可測性設(shè)計(jì)(DFT)問題.可測性設(shè)計(jì)的提出為解決測試問題開辟了新的有效途徑,而邊界掃描測試方法(BST)是其中一個(gè)重要的技術(shù).本文闡述了FPGA系列器件的結(jié)構(gòu)特點(diǎn),邊界掃描測試相關(guān)的基本概念與基本理論,給出利用布爾矩陣?yán)碚摻⒌倪吔鐠呙铚y試過程的數(shù)學(xué)描述和數(shù)學(xué)模型.論文中主要討論了邊界掃描測試中的測試優(yōu)化問題,給出解決兩類優(yōu)化問題的現(xiàn)有算法,對它們的優(yōu)缺點(diǎn)進(jìn)行了對比,并且提出對兩種現(xiàn)有算法的改進(jìn),比較了改進(jìn)前后優(yōu)化算法的性能.最后總結(jié)了利用邊界掃描測試FPGA的具體過程.
上傳時(shí)間： 2013-08-06
上傳用戶：mdrd3080
2000年10月2日，美國國家標(biāo)準(zhǔn)與技術(shù)研究所宣布采用Rijndael算法作為高級加密標(biāo)準(zhǔn)，并于2002年5月26日正式生效，AES算法將在今后很長一段時(shí)間內(nèi)，在信息安全中扮演重要角色。因此，對AES算法實(shí)現(xiàn)的研究就成為了國內(nèi)外的熱點(diǎn)，會(huì)在信息安全領(lǐng)域得到廣泛的應(yīng)用。用FPGA實(shí)現(xiàn)AES算法具有快速、靈活、開發(fā)周期短等優(yōu)點(diǎn)。 本論文就是針對AES加、解密算法在同一片F(xiàn)PGA中的優(yōu)化實(shí)現(xiàn)問題，在深入分析了AES算法的整體結(jié)構(gòu)、基本變換以及加、解密流程的基礎(chǔ)上，對AES算法的加、解密系統(tǒng)的FPGA優(yōu)化設(shè)計(jì)進(jìn)行了研究。主要內(nèi)容為： 1．確定了實(shí)現(xiàn)方案以及關(guān)鍵技術(shù)，在比較了常用的結(jié)構(gòu)后，采用了適合高速并行實(shí)現(xiàn)AES加、解密算法的結(jié)構(gòu)——內(nèi)外混合的流水線結(jié)構(gòu)，并給出了總體的設(shè)計(jì)框圖。由于流水線結(jié)構(gòu)不適用于反饋模式，為了達(dá)到較高的運(yùn)算速度，該系統(tǒng)使用的是電碼本模式(ECB)的工作方式； 2．對各個(gè)子模塊的設(shè)計(jì)分別予以詳細(xì)分析，結(jié)合算法本身和FPGA的特點(diǎn)，采用查表法優(yōu)化處理了字節(jié)代換運(yùn)算，列混合運(yùn)算和密鑰擴(kuò)展運(yùn)算。同時(shí)，考慮到應(yīng)用環(huán)境的不同，本設(shè)計(jì)支持?jǐn)?shù)據(jù)分組為128比特，密鑰長度為128比特、192比特以及256比特三種模式下的AES算法加、解密過程。完成了AES加、解密算法在同一片F(xiàn)PGA中實(shí)現(xiàn)的這個(gè)系統(tǒng)的優(yōu)化設(shè)計(jì)； 3．利用QLJARTUSII開發(fā)工具進(jìn)行代碼的編寫工作和綜合編譯工作，在 MODELSIM中進(jìn)行仿真并給出仿真結(jié)果，給出了各個(gè)模塊和整個(gè)設(shè)計(jì)的仿真測試結(jié)果； 4．和其他類似的設(shè)計(jì)做了橫向?qū)Ρ龋贸鼋Y(jié)論：本設(shè)計(jì)在保證了速度的基礎(chǔ)上實(shí)現(xiàn)了資源和速度的均衡，在性能上具有較大的優(yōu)勢。
上傳時(shí)間： 2013-05-25
上傳用戶：wcl168881111111
H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實(shí)現(xiàn)靈活性極大，其規(guī)定了三個(gè)檔次，每個(gè)檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計(jì)可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計(jì)了整個(gè)軟件編碼中計(jì)算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測時(shí)，為了得到一個(gè)宏塊的預(yù)測模式，需要進(jìn)行592次率失真代價(jià)計(jì)算。因此為了降低幀內(nèi)預(yù)測模式選擇的計(jì)算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測模式選擇算法。實(shí)踐證明，在PSNR值的損失可以忽略不計(jì)的情況下，該算法相比原算法，幀內(nèi)編碼時(shí)間平均節(jié)約60﹪以上，對編碼的實(shí)時(shí)性有較大幫助。 為了實(shí)現(xiàn)實(shí)時(shí)編碼，考慮到FPGA的高效運(yùn)算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu)，并對影響編碼速度，且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個(gè)重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進(jìn)行了綜合和時(shí)序仿真，并將驗(yàn)證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測試，驗(yàn)證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實(shí)時(shí)壓縮編碼的功能。 本文對H.264編碼器幀內(nèi)預(yù)測模式選擇算法的改進(jìn)，算法實(shí)現(xiàn)簡單，對軟件編碼的實(shí)時(shí)性有很大幫助。本文對在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設(shè)計(jì)有著積極的借鑒性。
標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測 算法優(yōu)化
上傳時(shí)間： 2013-05-25
上傳用戶：refent
由于信道中存在干擾,數(shù)字信號在信道中傳輸?shù)倪^程中會(huì)產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯(cuò)控制的方法來糾正傳輸過程中的錯(cuò)誤.本文的目的就是研究如何通過差錯(cuò)控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點(diǎn)研究一種信道編解碼的算法和邏輯電路的實(shí)現(xiàn)方法,并在硬件上驗(yàn)證,利用碼流傳輸?shù)臏y試方法,對設(shè)計(jì)進(jìn)行測試.在以上的研究基礎(chǔ)之上,橫向擴(kuò)展和課題相關(guān)問題的研究,包括FPGA實(shí)現(xiàn)和高速硬件電路設(shè)計(jì)等方面的研究. 糾錯(cuò)碼技術(shù)是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯(cuò)碼,在線性分組碼中,它具有最強(qiáng)的糾錯(cuò)能力,既能糾正隨機(jī)錯(cuò)誤,也能糾正突發(fā)錯(cuò)誤.在深空通信,移動(dòng)通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應(yīng)用,隨著RS編碼和解碼算法的改進(jìn)和相關(guān)的硬件實(shí)現(xiàn)技術(shù)的發(fā)展,RS碼在實(shí)際中的應(yīng)用也將更加廣泛. 在研究中,對所研究的問題進(jìn)行分解,集中精力研究課題中的重點(diǎn)和難點(diǎn),在各個(gè)模塊成功實(shí)現(xiàn)的基礎(chǔ)上,成功的進(jìn)行系統(tǒng)組合,協(xié)調(diào)各個(gè)模塊穩(wěn)定的工作. 在本文中的EDA設(shè)計(jì)中,使用了自頂向下的設(shè)計(jì)方法,編解碼算法每一個(gè)子模塊分開進(jìn)行設(shè)計(jì),最后在頂層進(jìn)行元件例化,正確實(shí)現(xiàn)了編碼和解碼的功能. 本文首先介紹相關(guān)的數(shù)字通信背景；接著提出糾錯(cuò)碼的設(shè)計(jì)方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實(shí)現(xiàn)方法,RTL代碼編寫和邏輯仿真以及時(shí)序仿真,并討論了FPGA設(shè)計(jì)的一般性準(zhǔn)則以及高速數(shù)字電路設(shè)計(jì)的一些常用方法和注意事項(xiàng)；最后設(shè)計(jì)基于FPGA的硬件電路平臺(tái),并利用靜態(tài)和動(dòng)態(tài)的方法對編解碼算法進(jìn)行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進(jìn)行了RTL描述,在Altera公司Cyclone系列FPGA平臺(tái)上面實(shí)現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達(dá)到158MHz,解碼的最高工作頻率達(dá)到91MHz.在進(jìn)行硬件調(diào)試的時(shí)候,整個(gè)系統(tǒng)工作在30MHz的時(shí)鐘頻率下,通過了硬件上的靜態(tài)測試和動(dòng)態(tài)測試,并能夠正確實(shí)現(xiàn)預(yù)期的糾錯(cuò)功能.
上傳時(shí)間： 2013-07-01
上傳用戶：liaofamous
隨著科學(xué)技術(shù)的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應(yīng)用越來越廣泛。采用基于 FPGA 的SOPC技術(shù)、H．264壓縮編碼技術(shù)和網(wǎng)絡(luò)傳輸控制技術(shù)實(shí)現(xiàn)網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴(kuò)展性等方面都有著突出的優(yōu)勢，具有重要的學(xué)術(shù)意義與實(shí)用意義， 本課題所設(shè)計(jì)的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)由以Nios Ⅱ?yàn)楹诵牡那度胧綀D像服務(wù)器、相關(guān)網(wǎng)絡(luò)設(shè)備與若干PC機(jī)客戶端組成。嵌入式圖像服務(wù)器實(shí)時(shí)采集圖像，采用H．264 編碼算法進(jìn)行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡(luò)。PC機(jī)客戶端可通過網(wǎng)絡(luò)對服務(wù)器進(jìn)行遠(yuǎn)程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實(shí)時(shí)顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況， 在嵌入式圖像服務(wù)器設(shè)計(jì)階段，本文首先進(jìn)行了芯片選型與開發(fā)平臺(tái)選擇。然后構(gòu)建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設(shè)計(jì)圖像采集用戶自定義模塊。接著設(shè)計(jì)雙Nios Ⅱ架構(gòu)的SOPC系統(tǒng)，闡述了雙軟核設(shè)計(jì)中定制連接、內(nèi)存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時(shí)完成了網(wǎng)絡(luò)服務(wù)器的設(shè)計(jì)，采用μC/OS-Ⅱ進(jìn)行多任務(wù)的管理與調(diào)度， H．264視頻壓縮編解碼算法設(shè)計(jì)與實(shí)現(xiàn)是本文的重點(diǎn)。文中首先分析H．264．標(biāo)準(zhǔn)，規(guī)劃編解碼器結(jié)構(gòu)。接著設(shè)計(jì)了16×16幀內(nèi)預(yù)測算法，并設(shè)計(jì)宏塊掃描方式，采用兩次判決策略進(jìn)行預(yù)測模式選擇。然后設(shè)計(jì)4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結(jié)合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實(shí)現(xiàn)了一種基于表示范圍判別的編碼方法。最后設(shè)計(jì)了網(wǎng)絡(luò)傳輸?shù)拇a流組成格式，并針對編碼算法設(shè)計(jì)相應(yīng)解碼算法。使用VC++完成算法驗(yàn)證，并進(jìn)行測試，觀察不同參數(shù)下壓縮率與失真度的變化。 算法驗(yàn)證完成后，本文進(jìn)行了PC機(jī)客戶端設(shè)計(jì)，使其具有遠(yuǎn)程訪問、H．264解碼與實(shí)時(shí)顯示的功能。同時(shí)將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務(wù)器與若干客戶端接入網(wǎng)絡(luò)進(jìn)行聯(lián)合調(diào)試，構(gòu)建完整的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)， 實(shí)驗(yàn)結(jié)果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質(zhì)量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設(shè)計(jì)成功。本系統(tǒng)具有成本低、擴(kuò)展性好及適用范圍廣等優(yōu)點(diǎn)，發(fā)展前景十分廣闊。
標(biāo)簽： FPGA 264 網(wǎng)絡(luò)視頻監(jiān)控 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-08-03
上傳用戶：88mao
本文對16QAM基帶Modem的FPGA芯片設(shè)計(jì)進(jìn)行了研究與論述.首先介紹了16QAM調(diào)制的原理和16QAM基帶Modem的FPGA芯片總體設(shè)計(jì),以及一些FPGA設(shè)計(jì)的基本原則.接著介紹了高性能濾波器的FPGA設(shè)計(jì)方法,并采用多相結(jié)構(gòu)濾波器和分布式算法(DA)設(shè)計(jì)了發(fā)送端平方根升余弦滾降濾波器.然后介紹了自適應(yīng)盲均衡器的設(shè)計(jì),該均衡器是一個(gè)復(fù)數(shù)結(jié)構(gòu)的橫向?yàn)V波器,采用復(fù)用抽頭的結(jié)構(gòu)來節(jié)省資源,本文對自適應(yīng)均衡器的核心運(yùn)算單元-采用booth編碼算法設(shè)計(jì)的高性能乘累加(MAC)運(yùn)算單元進(jìn)行了詳細(xì)描述.接下來介紹了載波恢復(fù)環(huán)路的FPGA設(shè)計(jì),這是一個(gè)數(shù)字二階鎖相環(huán),本文推導(dǎo)了數(shù)字二階鎖相環(huán)和模擬二階鎖相環(huán)的對應(yīng)關(guān)系.DD相位檢測算法中的反正切函數(shù)tan
上傳時(shí)間： 2013-04-24
上傳用戶：dajin
最新的研究進(jìn)展是OFDM的出現(xiàn)，并且在2000年出現(xiàn)了第一個(gè)采用此技術(shù)的無線標(biāo)準(zhǔn)(HYPERLAN-Ⅱ)。由于它與TDMA及CDMA相比能處理更高數(shù)據(jù)速率，因此可以預(yù)想在第四代系統(tǒng)中也將使用此技術(shù)。 寬帶應(yīng)用和高速率數(shù)據(jù)傳輸是OFDM調(diào)制/多址技術(shù)通信系統(tǒng)的重要特征之一。作者通過參與國家863計(jì)劃項(xiàng)目“OFDM通信系統(tǒng)”一年以來的研發(fā)工作，對OFDM通信系統(tǒng)及相關(guān)技術(shù)有了深入的理解，積累了大量實(shí)際經(jīng)驗(yàn)，并在相關(guān)工作中取得了部分研究成果。 另一方面，關(guān)于寬帶自適應(yīng)均衡技術(shù)的研究在近年來也引起了廣泛的關(guān)注。它是補(bǔ)償信道畸變的重要的技術(shù)之一。作者通過參與該項(xiàng)目FPGA部分的開發(fā)與調(diào)試工作，基于單片F(xiàn)PGA實(shí)現(xiàn)了均衡部分；此外，作者在頻域自適應(yīng)均衡算法方面也取得了一些理論成果。 本文的主體部分就是根據(jù)上述工作的內(nèi)容展開的。 首先介紹了本課題相關(guān)技術(shù)的發(fā)展情況，主要包括：OFDM系統(tǒng)的技術(shù)原理、技術(shù)優(yōu)勢、歷史和現(xiàn)狀，均衡技術(shù)的特點(diǎn)和發(fā)展等。末尾敘述了本課題的來源和研究意義，并簡介了作者的主要工作和貢獻(xiàn)。確定將WSSUS分布和瑞利衰落作為本文研究的信道模型。主要分析了常用的時(shí)域均衡器，均是單載波非擴(kuò)頻數(shù)字調(diào)制中常用到的均衡器和均衡算法，為接下來的進(jìn)一步研究作理論參考。 接著，論述了均衡必須用到的信道估計(jì)技術(shù)。重點(diǎn)就該方案的核心算法(頻域均衡算法)進(jìn)行了數(shù)學(xué)上進(jìn)行了較深入的研究，建立系統(tǒng)模型，并據(jù)此推導(dǎo)了三種頻域均衡的算法：頻域消除HICI，Gauss-Seidel迭代算法，頻域線性內(nèi)插。采用WSSUS信道模型進(jìn)行了計(jì)算機(jī)仿真，得出了采用這些均衡算法在不同條件下的性能曲線。并且系統(tǒng)地、有重點(diǎn)地對該方案的原理和實(shí)質(zhì)進(jìn)行了較深入的討論。歸納比較了各種算法的算法復(fù)雜度和能達(dá)到的性能，并且結(jié)合信道糾錯(cuò)編解碼進(jìn)行了細(xì)致的分析。進(jìn)一步嘗試設(shè)計(jì)了無線局域網(wǎng)OFDM系統(tǒng)的設(shè)計(jì)，采用典型的歐洲Hyperlan2系統(tǒng)為例，把研究成果引入到實(shí)際的整個(gè)系統(tǒng)中來看。結(jié)合具體的系統(tǒng)指出了該均衡算法在抗衰落和相位偏移方面的應(yīng)用。 最后，描述了利用Xilinx的xc2v3000-4FG676型號芯片針對OFDM系統(tǒng)實(shí)現(xiàn)頻域自適應(yīng)均衡的方法，主要給出了設(shè)計(jì)方法、時(shí)序仿真結(jié)果和處理速度估值等；并結(jié)合最新的FPGA發(fā)展動(dòng)態(tài)和特點(diǎn)，對基于FPGA實(shí)現(xiàn)其他均衡算法的升級空間進(jìn)行了討論。 本文的結(jié)束語中，對作者在本文中所作貢獻(xiàn)進(jìn)行了總結(jié)，并指出了仍有待深入研究的幾個(gè)問題。
上傳時(shí)間： 2013-04-24
上傳用戶：
近年來,隨著微電子技術(shù)的高速發(fā)展,數(shù)字圖像壓縮編碼技術(shù)的逐漸成熟,實(shí)時(shí)圖象處理在多媒體、HDTV、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用,圖像壓縮/解壓的IC芯片也已成為多媒體技術(shù)的核心,實(shí)現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點(diǎn).該文基于FPGA設(shè)計(jì)了JPEG圖像壓縮編解碼芯片,通過改進(jìn)算法優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性.在JPEG編碼器設(shè)計(jì)中,改進(jìn)了JEONG的DCT變換算法,采用流水線優(yōu)化算法解決時(shí)間并行性問題,提高了DCT/IDCT模塊的運(yùn)算速度;設(shè)計(jì)了基于查找表結(jié)構(gòu)的定點(diǎn)乘法器,便于在設(shè)計(jì)中共享乘法單元,以適應(yīng)流水線設(shè)計(jì)的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結(jié)構(gòu),用較少的存儲(chǔ)單元完成Huffman編解碼的運(yùn)算,同時(shí)也提高了編解碼速度.在JPEG解碼器設(shè)計(jì)中,根據(jù)Huffman碼字本身的特點(diǎn)和JPEG標(biāo)準(zhǔn),設(shè)計(jì)了一種Huffman碼字分組結(jié)構(gòu),基于該結(jié)構(gòu)提出分組Huffman查找表及地址編碼的設(shè)計(jì)方法,進(jìn)而完成了新的快速Huffman解碼算法及其模塊設(shè)計(jì).整個(gè)設(shè)計(jì)及其各個(gè)模塊都在ALTERA公司的EDA工具QUARTUSII平臺(tái)上進(jìn)行了邏輯綜合及功能和時(shí)序仿真.綜合和仿真結(jié)果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達(dá)到了較高的工作頻率,在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài),可滿足實(shí)時(shí)JPEG圖像編解碼的要求.在邏輯設(shè)計(jì)的基礎(chǔ)上,該設(shè)計(jì)可以進(jìn)一步作硬件仿真和實(shí)驗(yàn),將源代碼燒錄進(jìn)FPGA芯片,作為獨(dú)立器件或有自主知識產(chǎn)權(quán)的JPEG IP模塊,應(yīng)用于可視電話、手機(jī)和會(huì)議電視等低成本JPEG編解碼系統(tǒng)的實(shí)現(xiàn).
標(biāo)簽： FPGA JPEG 編解碼 芯片設(shè)計(jì)
上傳時(shí)間： 2013-05-31
上傳用戶：yuying4000
雙基地合成孔徑雷達(dá)(簡稱雙基地SAR或Bistatic SAR)是一種新的成像雷達(dá)，也是當(dāng)今SAR技術(shù)的一個(gè)發(fā)展方向，在軍用及民用領(lǐng)域都具有良好的應(yīng)用前景，近年來成為研究的熱點(diǎn)。本文則側(cè)重于研究雙基地SAR的距離一多普勒(R-D)成像算法的實(shí)現(xiàn)。 在雙基地SAR系統(tǒng)及成像算法的研究方面，推導(dǎo)了雙基地SAR的系統(tǒng)分辨特性及雷達(dá)方程，分析了主要系統(tǒng)參數(shù)之間的約束關(guān)系。針對正側(cè)視機(jī)載雙基地SAR系統(tǒng)，本文對距離一多普勒算法進(jìn)行了推廣。最后得到點(diǎn)目標(biāo)的仿真結(jié)果。 在成像算法的FPGA實(shí)現(xiàn)上，在System Generator環(huán)境下對算法進(jìn)行定點(diǎn)仿真。完成距離一多普勒成像算法的硬件實(shí)現(xiàn)，其中包括了FFT快速傅立葉變換、硬件乘法器、：Rocket I/O接口設(shè)計(jì)、DCM數(shù)字時(shí)鐘管理等主要部分。針對硬件實(shí)現(xiàn)的特點(diǎn)，對算法的部分運(yùn)算進(jìn)行了簡化。 為了對算法實(shí)現(xiàn)進(jìn)行驗(yàn)證，設(shè)計(jì)開發(fā)了該算法的硬件測試平臺(tái)。主要基于ML310評估板上XC2VP30芯片中嵌入的Power PC 405，完成其硬件部分的設(shè)計(jì)，主要包括了Aurora協(xié)議接口、RS-232串行接口、DDR RAM接口以及其它如中斷、時(shí)鐘等部分。
上傳時(shí)間： 2013-07-26
上傳用戶：是王洪文
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
