Typical industrial and automotive applications requiremultiple high current, low voltage power supply solutionsto drive everything from disc drives to microprocessors.For many of these applications, particularly thosethat have size constraints, the LT3501® dual step-downconverter is an attractive solution because it’s compactand inexpensive compared to a 2-chip solution. The dualconverter accommodates a 3V to 25V input voltage rangeand is capable of supplying up to 3A PER channel. Thecircuit in Figure 1 produces 3.3V and 1.8V.
上傳時間： 2014-12-24
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常用PIC系列產品特性一覽表 器件 存儲器 類型 字數 EEPROM 數據 存儲器 RAM I/O 引腳數 ADC （-Bit） 比較 器 運 放 定時器/WDT 串行接口 最高 速度 MHz 封裝 PDIP /SOIC ICSP CCP / ECCP 輸出電流 (PER I/O) 振蕩器 頻率 (MHz) 參考 電壓 VREF LCD PWM 堆棧 深度 High Voltage Wakeup On Change PIC16C432 OTP 2048x14 128 12 2 1-8bit/1-WDT 20 20 √ 25 mA 4 0 0 PIC16C433 OTP 2048x14 128 6 4/8 1-8bit/1-WDT 10 18 √ 25 mA 0 0 PIC16C505 OTP 1024x12 72 12 1-8bit/1-WDT 20 14 √ 25 mA 4 0 0 PIC16C54 OTP 512x12 25 12 1-8bit/1-WDT 20 18/20 20 mA 0 0 PIC16C54A OTP 512x12 25 12 1-8bit/1-WDT 20 18/20 20 mA 0 0 PIC16C54C OTP 512x12 25 12 1-8bit/1-WDT 40 18/20 20 mA 0 0 PIC16C55 OTP 512x12 24 20 1-8bit/1-WDT 20 28 20 mA 0 0 PIC16C554 OTP 512x14 80 13 1-8bit/1-WDT 20 18/20 √ 25 mA 0 0 PIC16C558 OTP 2048x14 128 13 1-8bit/1-WDT 20 18/20 √ 25 mA 0 0 PIC16C55A OTP 512x12 24 20 1-8bit/1-WDT 40 28 20 mA 0 0 PIC16C56 OTP 1024x12 25 12 1-8bit/1-WDT 20 18/20 20 mA 0 0 PIC16C56A OTP 1024x12 25 12 1-8bit/1-WDT 40 18/20 20 mA 0 0 PIC16C57 OTP 2048x12 72 20 1-8bit/1-WDT 20 28 20 mA 0 0 PIC16C57C OTP 2048x12 72 20 1-8bit/1-WDT 40 28 20 mA 0 0 PIC16C58B OTP 2048x12 73 12 1-8bit/1-WDT 40 18/20 20 mA 0 0 PIC16C620 OTP 512x14 80 13 2 1-8bit/1-WDT 20 18/20 √ 25 mA √ 0 0 PIC16C620A OTP 512x14 96 13 2 1-8bit/1-WDT 40 18/20 √ 25 mA √ 0 0 PIC16C621 OTP 1024x14 80 13 2 1-8bit/1-WDT 20 18/20 √ 25 mA √ 0 0 PIC16C621A OTP 1024x14 96 13 2 1-8bit/1-WDT 40 18/20 √ 25 mA √ 0 0 PIC16C622 OTP 2048x14 128 13 2 1-8bit/1-WDT 20 18/20 √ 25 mA √ 0 0 PIC16C622A OTP 2048x14 128 13 2 1-8bit/1-WDT 40 18/20/40 √ 25 mA √ 0 0 PIC16C62A OTP 2048x14 128 22 2-8bit/1-16bit/1-WDT I²C/ SPI 20 28/ √ 1 25 mA 1 0 0 PIC16C62B OTP 2048x14 128 22 2-8bit/1-16bit/1-WDT I²C /SPI 20 28 √ 1 25 mA 1 0 0 PIC16C63 OTP 4096x14 192 22 2-8bit/1-16bit/1-WDT USART/I²C /SPI 20 28 √ 2 25 mA 2 0 0 PIC16C63A OTP 4096x14 192 22 2-8bit/1-16bit/1-WDT USART/I²C/SPI 20 28 √ 2 25 mA 2 0 0 PIC16C642 OTP 4096x14 176 22 2 1-8bit/1-WDT 20 28 √ 25 mA √ 0 0 PIC16C64A OTP 2048x14 128 33 2-8bit/1-16bit/1-WDT I²C /SPI 20 40/44 √ 1 25 mA 1 0 0 PIC16C65A OTP 4096x14 192 33 2-8bit/1-16bit/1-WDT USART/I²C/SPI 20 40/44 √ 2 25 mA 2 0 0 PIC16C65B OTP 4096x14 192 33 2-8bit/1-16bit/1-WDT USART/I²C/SPI 20 40/44 √ 2 25 mA 2 0 0 PIC16C66 OTP 8192x14 368 22 2-8bit/1-16bit/1-WDT USART/I²C/SPI 20 28 √ 2 25 mA 2 0 0 PIC16C662 OTP 4096x14 176 33 2 1-8bit/1-WDT 20 40/44 √ 25 mA √ 0 0 PIC16C67 OTP 8192x14 368 33 2-8bit/1-16bit/1-WDT USART/I²C /SPI 20 40/44 √ 2 25 mA 2 0 0 PIC16C71 OTP 1024x14 36 13 4/8 1-8bit/1-WDT 20 18 √ 25 mA 0 0 PIC16C710 OTP 512x14 36 13 4/8 1-8bit/1-WDT 20 18/20 √ 25 mA 0 0 PIC16C711 OTP 1024x14 68 13 4/8 1-8bit/1-WDT 20 18/20 √ 25 mA
上傳時間： 2013-10-12
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1 FEATURES· Single chip LCD controller/driver· 1 or 2-line display of up to 24 characters PER line, or2 or 4 lines of up to 12 characters PER line· 5 ′ 7 character format plus cursor; 5 ′ 8 for kana(Japanese syllabary) and user defined symbols· On-chip:– generation of LCD supply voltage (external supplyalso possible)– generation of intermediate LCD bias voltages– oscillator requires no external components (externalclock also possible)· Display data RAM: 80 characters· Character generator ROM: 240 characters· Character generator RAM: 16 characters· 4 or 8-bit parallel bus or 2-wire I2C-bus interface· CMOS/TTL compatible· 32 row, 60 column outputs· MUX rates 1 : 32 and 1 : 16· Uses common 11 code instruction set· Logic supply voltage range, VDD - VSS: 2.5 to 6 V· Display supply voltage range, VDD - VLCD: 3.5 to 9 V· Low power consumption· I2C-bus address: 011101 SA0.
上傳時間： 2013-11-08
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微處理器及微型計算機的發展概況 第一代微處理器是以Intel公司1971年推出的4004，4040為代表的四位微處理機。 第二代微處理機（1973年~1977年），典型代表有：Intel 公司的8080、8085；Motorola公司的M6800以及Zlog公司的Z80。 第三代微處理機 第三代微機是以16位機為代表，基本上是在第二代微機的基礎上發展起來的。其中Intel公司的8088。8086是在8085的基礎發展起來的；M68000是Motorola公司在M6800 的基礎發展起來的； 第四代微處理機 以Intel公司1984年10月推出的80386CPU和1989年4月推出的80486CPU為代表， 第五代微處理機的發展更加迅猛，1993年3月被命名為PENTIUM的微處理機面世，98年PENTIUM 2又被推向市場。 INTEL CPU 發展歷史Intel第一塊CPU 4004,4位主理器,主頻108kHz,運算速度0.06MIPs(Million Instructions PER Second, 每秒百萬條指令),集成晶體管2,300個,10微米制造工藝,最大尋址內存640 bytes,生產曰期1971年11月. 8085,8位主理器,主頻5M,運算速度0.37MIPs,集成晶體管6,500個,3微米制造工藝,最大尋址內存64KB,生產曰期1976年 8086,16位主理器,主頻4.77/8/10MHZ,運算速度0.75MIPs,集成晶體管29,000個,3微米制造工藝,最大尋址內存1MB,生產曰期1978年6月. 80486DX,DX2,DX4,32位主理器,主頻25/33/50/66/75/100MHZ,總線頻率33/50/66MHZ,運算速度20~60MIPs,集成晶體管1.2M個,1微米制造工藝,168針PGA,最大尋址內存4GB,緩存8/16/32/64KB,生產曰期1989年4月 Celeron一代, 主頻266/300MHZ(266/300MHz w/o L2 cache, Covington芯心 (Klamath based),300A/333/366/400/433/466/500/533MHz w/128kB L2 cache, Mendocino核心 (Deschutes-based), 總線頻率66MHz,0.25微米制造工藝,生產曰期1998年4月) Pentium 4 (478針),至今分為三種核心:Willamette核心(主頻1.5G起,FSB400MHZ,0.18微米制造工藝),Northwood核心(主頻1.6G~3.0G,FSB533MHZ,0.13微米制造工藝, 二級緩存512K),Prescott核心(主頻2.8G起,FSB800MHZ,0.09微米制造工藝,1M二級緩存,13條全新指令集SSE3),生產曰期2001年7月. 更大的緩存、更高的頻率、 超級流水線、分支預測、亂序執行超線程技術 微型計算機組成結構單片機簡介單片機即單片機微型計算機，是將計算機主機(CPU、 內存和I/O接口)集成在一小塊硅片上的微型機。 三、計算機編程語言的發展概況 機器語言 機器語言就是0，1碼語言，是計算機唯一能理解并直接執行的語言。匯編語言 用一些助記符號代替用0，1碼描述的某種機器的指令系統，匯編語言就是在此基礎上完善起來的。高級語言 BASIC，PASCAL，C語言等等。用高級語言編寫的程序稱源程序，它們必須通過編譯或解釋，連接等步驟才能被計算機處理。 面向對象語言 C++，Java等編程語言是面向對象的語言。 1.3 微型計算機中信息的表示及運算基礎（一） 十進制ND有十個數碼：0～9，逢十進一。 例 1234.5=1×103 +2×102 +3×101 +4×100 +5×10-1加權展開式以10稱為基數，各位系數為0～9，10i為權。 一般表達式：ND= dn-1×10n-1+dn-2×10n-2 +…+d0×100 +d-1×10-1+… （二） 二進制NB兩個數碼：0、1, 逢二進一。 例 1101.101=1×23+1×22+0×21+1×20+1×2-1+1×2-3 加權展開式以2為基數，各位系數為0、1， 2i為權。 一般表達式： NB = bn-1×2n-1 + bn-2×2n-2 +…+b0×20 +b-1×2-1+… （三）十六進制NH十六個數碼0～9、A～F，逢十六進一。 例：DFC.8=13×162 +15×161 +12×160 +8×16-1 展開式以十六為基數，各位系數為0～9，A～F，16i為權。 一般表達式： NH= hn-1×16n-1+ hn-2×16n-2+…+ h0×160+ h-1×16-1+… 二、不同進位計數制之間的轉換 （二）二進制與十六進制數之間的轉換 24=16 ，四位二進制數對應一位十六進制數。舉例：（三）十進制數轉換成二、十六進制數整數、小數分別轉換 1.整數轉換法“除基取余”：十進制整數不斷除以轉換進制基數，直至商為0。每除一次取一個余數，從低位排向高位。舉例： 2. 小數轉換法“乘基取整”：用轉換進制的基數乘以小數部分，直至小數為0或達到轉換精度要求的位數。每乘一次取一次整數，從最高位排到最低位。舉例： 三、帶符號數的表示方法 機器數：機器中數的表示形式。真值： 機器數所代表的實際數值。舉例:一個8位機器數與它的真值對應關系如下： 真值： X1=+84=+1010100B X2=-84= -1010100B 機器數：[X1]機= 01010100 [X2]機= 11010100(二)原碼、反碼、補碼最高位為符號位，0表示 “+”，1表示“－”。 數值位與真值數值位相同。 例 8位原碼機器數： 真值： x1 = +1010100B x2 =－ 1010100B 機器數： [x1]原 = 01010100 [x2]原 = 11010100原碼表示簡單直觀,但0的表示不唯一，加減運算復雜。 正數的反碼與原碼表示相同。 負數反碼符號位為 1，數值位為原碼數值各位取反。 例 8位反碼機器數： x= +4： [x]原= 00000100 [x]反= 00000100 x= -4： [x]原= 10000100 [x]反= 111110113、補碼（Two’s Complement）正數的補碼表示與原碼相同。 負數補碼等于2n－abs（x）8位機器數表示的真值四、 二進制編碼例：求十進制數876的BCD碼 876= 1000 0111 0110 BCD 876= 36CH = 1101101100B 2、字符編碼 美國標準信息交換碼ASCII碼，用于計算 機與計算機、計算機與外設之間傳遞信息。 3、漢字編碼 “國家標準信息交換用漢字編碼”（GB2312-80標準），簡稱國標碼。 用兩個七位二進制數編碼表示一個漢字 例如“巧”字的代碼是39H、41H漢字內碼例如“巧”字的代碼是0B9H、0C1H1·4 運算基礎 一、二進制數的運算加法規則：“逢2進1” 減法規則：“借1當2” 乘法規則：“逢0出0，全1出1”二、二—十進制數的加、減運算 BCD數的運算規則 循十進制數的運算規則“逢10進1”。但計算機在進行這種運算時會出現潛在的錯誤。為了解決BCD數的運算問題，采取調整運算結果的措施：即“加六修正”和“減六修正”例：10001000(BCD)+01101001(BCD) =000101010111(BCD) 1 0 0 0 1 0 0 0 ＋ 0 1 1 0 1 0 0 1 1 1 1 1 0 0 0 1 ＋ 0 1 1 0 0 1 1 0 ……調整 1 0 1 0 1 0 1 1 1 進位 例： 10001000(BCD)－ 01101001(BCD)= 00011001(BCD) 1 0 0 0 1 0 0 0 － 0 1 1 0 1 0 0 1 0 0 0 1 1 1 1 1 － 0 1 1 0 ……調整 0 0 0 1 1 0 0 1 三、 帶符號二進制數的運算 1.5 幾個重要的數字邏輯電路編碼器譯碼器計數器微機自動工作的條件程序指令順序存放自動跟蹤指令執行1.6 微機基本結構微機結構各部分組成連接方式1、以CPU為中心的雙總線結構；2、以內存為中心的雙總線結構；3、單總線結構CPU結構管腳特點 1、多功能；2、分時復用內部結構 1、控制; 2、運算; 3、寄存器; 4、地址程序計數器堆棧定義 1、定義；2、管理；3、堆棧形式
上傳時間： 2013-10-17
上傳用戶：erkuizhang
用單片機配置FPGA—PLD設計技巧 Configuration/Program Method for Altera Device Configure the FLEX Device You can use any Micro-Controller to configure the FLEX device–the main idea is clocking in ONE BITof configuration data PER CLOCK–start from the BIT 0The total Configuration time–e.g. 10K10 need 15K byte configuration file•calculation equation–10K10* 1.5= 15Kbyte–configuration time for the file itself•15*1024*8*clock = 122,880Clock•assume the CLOCK is 4MHz•122,880*1/4Mhz=30.72msec
上傳時間： 2013-10-09
上傳用戶：a67818601
This application note describes how the existing dual-port block memories in the Spartan™-IIand Virtex™ families can be used as Quad-Port memories. This essentially involves a dataaccess time (halved) versus functionality (doubled) trade-off. The overall bandwidth of the blockmemory in terms of bits PER second will remain the same.
上傳時間： 2013-11-08
上傳用戶：lou45566
This application note covers the design considerations of a system using the PERformance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits PER pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. PERformance monitor blocks are added to capture PERformance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上傳時間： 2013-11-14
上傳用戶：fdmpy
This document is a quick reference to some of the formulas and important information related to optical technologies. It focuses on decibels (dB), decibels PER milliwatt (dBm), attenuation and measurements, and provides an introduction to optical fibers.
上傳時間： 2013-10-17
上傳用戶：libenshu01
同步技術是跳頻通信系統的關鍵技術之一，尤其是在快速跳頻通信系統中，常規跳頻通信通過同步字頭攜帶相關碼的方法來實現同步，但對于快跳頻來說，由于是一跳或者多跳傳輸一個調制符號，難以攜帶相關碼。對此引入雙跳頻圖案方法，提出了一種適用于快速跳頻通信系統的同步方案。采用短碼攜帶同步信息，克服了快速跳頻難以攜帶相關碼的困難。分析了同步性能，仿真結果表明該方案同步時間短、虛警概率低、捕獲概率高，同步性能可靠。 Abstract: Synchronization is one of the key techniques to frequency-hopping communication system， especially in the fast frequency hopping communication system. In conventional frequency hopping communication systems， synchronization can be achieved by synchronization-head which can be used to carry the synchronization information， but for the fast frequency hopping， Because modulation symbol is transmitted by PER hop or multi-hop， it is difficult to carry the correlation code. For the limitation of fast frequency hopping in carrying correlation code， a fast frequency-hopping synchronization scheme with two hopping patterns is proposed. The synchronization information is carried by short code， which overcomes the difficulty of correlation code transmission in fast frequency-hopping. The PERformance of the scheme is analyzed， and simulation results show that the scheme has the advantages of shorter synchronization time， lower probability of false alarm， higher probability of capture and more reliable of synchronization.
上傳時間： 2013-11-23
上傳用戶：mpquest
Multioutput monolithic regulators are easy to use and fi tinto spaces where multichip solutions cannot. Nevertheless,the popularity of multioutput regulators is temPERedby a lack of options for input voltages above 30V andsupport of high output currents. The LT3692A fi lls thisgap with a dual monolithic regulator that oPERates frominputs up to 36V. It also includes a number of channeloptimization features that allow the LT3692A’s PER-channelPERformance to rival that of multichip solutions.
上傳時間： 2014-01-03
上傳用戶：Huge_Brother
