本文在闡述卷積碼編解碼器基本工作原理的基礎(chǔ)上，提出了在MAX+PLUsⅡ開發(fā)平臺上基于VHDL語言設(shè)計（2，1，6）卷積碼編解碼器的方法。
上傳時間： 2013-06-16
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Max+PLUsⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+PLUsⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的EDA軟件。在Max+PLUsⅡ上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。
上傳時間： 2013-07-31
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Actel公司與Mentor Graphics公司日前推出Mentor Graphics的Precision RTL綜合工具最新版本。該版本利用Actel基于閃存的ProASIC PLUs家族FPGA產(chǎn)品以提供更高的設(shè)計性能。
標(biāo)簽： Precision 2005 1100 RTL
上傳時間： 2013-07-28
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目 錄 第一章 概述 3 第一節(jié) 硬件開發(fā)過程簡介 3 §1.1.1 硬件開發(fā)的基本過程 4 §1.1.2 硬件開發(fā)的規(guī)范化 4 第二節(jié) 硬件工程師職責(zé)與基本技能 4 §1.2.1 硬件工程師職責(zé) 4 §1.2.1 硬件工程師基本素質(zhì)與技術(shù) 5 第二章 硬件開發(fā)規(guī)范化管理 5 第一節(jié) 硬件開發(fā)流程 5 §3.1.1 硬件開發(fā)流程文件介紹 5 §3.2.2 硬件開發(fā)流程詳解 6 第二節(jié) 硬件開發(fā)文檔規(guī)范 9 §2.2.1 硬件開發(fā)文檔規(guī)范文件介紹 9 §2.2.2 硬件開發(fā)文檔編制規(guī)范詳解 10 第三節(jié) 與硬件開發(fā)相關(guān)的流程文件介紹 11 §3.3.1 項目立項流程： 11 §3.3.2 項目實施管理流程： 12 §3.3.3 軟件開發(fā)流程： 12 §3.3.4 系統(tǒng)測試工作流程： 12 §3.3.5 中試接口流程 12 §3.3.6 內(nèi)部驗收流程 13 第三章 硬件EMC設(shè)計規(guī)范 13 第一節(jié) CAD輔助設(shè)計 14 第二節(jié) 可編程器件的使用 19 §3.2.1 FPGA產(chǎn)品性能和技術(shù)參數(shù) 19 §3.2.2 FPGA的開發(fā)工具的使用： 22 §3.2.3 EPLD產(chǎn)品性能和技術(shù)參數(shù) 23 §3.2.4 MAX + PLUs II開發(fā)工具 26 §3.2.5 VHDL語音 33 第三節(jié) 常用的接口及總線設(shè)計 42 §3.3.1 接口標(biāo)準(zhǔn)： 42 §3.3.2 串口設(shè)計： 43 §3.3.3 并口設(shè)計及總線設(shè)計： 44 §3.3.4 RS－232接口總線 44 §3.3.5 RS－422和RS－423標(biāo)準(zhǔn)接口聯(lián)接方法 45 §3.3.6 RS－485標(biāo)準(zhǔn)接口與聯(lián)接方法 45 §3.3.7 20mA電流環(huán)路串行接口與聯(lián)接方法 47 第四節(jié) 單板硬件設(shè)計指南 48 §3.4.1 電源濾波： 48 §3.4.2 帶電插拔座： 48 §3.4.3 上下拉電阻： 49 §3.4.4 ID的標(biāo)準(zhǔn)電路 49 §3.4.5 高速時鐘線設(shè)計 50 §3.4.6 接口驅(qū)動及支持芯片 51 §3.4.7 復(fù)位電路 51 §3.4.8 Watchdog電路 52 §3.4.9 單板調(diào)試端口設(shè)計及常用儀器 53 第五節(jié) 邏輯電平設(shè)計與轉(zhuǎn)換 54 §3.5.1 TTL、ECL、PECL、CMOS標(biāo)準(zhǔn) 54 §3.5.2 TTL、ECL、MOS互連與電平轉(zhuǎn)換 66 第六節(jié) 母板設(shè)計指南 67 §3.6.1 公司常用母板簡介 67 §3.6.2 高速傳線理論與設(shè)計 70 §3.6.3 總線阻抗匹配、總線驅(qū)動與端接 76 §3.6.4 布線策略與電磁干擾 79 第七節(jié) 單板軟件開發(fā) 81 §3.7.1 常用CPU介紹 81 §3.7.2 開發(fā)環(huán)境 82 §3.7.3 單板軟件調(diào)試 82 §3.7.4 編程規(guī)范 82 第八節(jié) 硬件整體設(shè)計 88 §3.8.1 接地設(shè)計 88 §3.8.2 電源設(shè)計 91 第九節(jié) 時鐘、同步與時鐘分配 95 §3.9.1 時鐘信號的作用 95 §3.9.2 時鐘原理、性能指標(biāo)、測試 102 第十節(jié) DSP技術(shù) 108 §3.10.1 DSP概述 108 §3.10.2 DSP的特點與應(yīng)用 109 §3.10.3 TMS320 C54X DSP硬件結(jié)構(gòu) 110 §3.10.4 TMS320C54X的軟件編程 114 第四章 常用通信協(xié)議及標(biāo)準(zhǔn) 120 第一節(jié) 國際標(biāo)準(zhǔn)化組織 120 §4.1.1 ISO 120 §4.1.2 CCITT及ITU-T 121 §4.1.3 IEEE 121 §4.1.4 ETSI 121 §4.1.5 ANSI 122 §4.1.6 TIA/EIA 122 §4.1.7 Bellcore 122 第二節(jié) 硬件開發(fā)常用通信標(biāo)準(zhǔn) 122 §4.2.1 ISO開放系統(tǒng)互聯(lián)模型 122 §4.2.2 CCITT G系列建議 123 §4.2.3 I系列標(biāo)準(zhǔn) 125 §4.2.4 V系列標(biāo)準(zhǔn) 125 §4.2.5 TIA/EIA 系列接口標(biāo)準(zhǔn) 128 §4.2.5 CCITT X系列建議 130 參考文獻(xiàn) 132 第五章 物料選型與申購 132 第一節(jié) 物料選型的基本原則 132 第二節(jié) IC的選型 134 第三節(jié) 阻容器件的選型 137 第四節(jié) 光器件的選用 141 第五節(jié) 物料申購流程 144 第六節(jié) 接觸供應(yīng)商須知 145 第七節(jié) MRPII及BOM基礎(chǔ)和使用 146
標(biāo)簽： 硬件工程師
上傳時間： 2013-05-28
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MAX3238E/MAX3248E Maxim AutoShutdown PLUs 10nA RS-232 30 10nA MAX3237E/MAX3238E/MAX3248E +3.0V +5.5V RS-232
上傳時間： 2013-06-02
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《Oracle從入門到精通》從初學(xué)者的角度出發(fā)，以通俗易懂的語言，豐富多彩的實例，詳細(xì)介紹了使用Oracle11g進(jìn)行數(shù)據(jù)管理的各方面技術(shù)。PPT共分為18章，包括Oracle11g概述，Oracle10g體系結(jié)構(gòu)，SQL*PLUs命令，SQL語言基礎(chǔ)，PL/SQL編程，過程、函數(shù)、觸發(fā)器和包，管理控制文件和日志文件，管理表空間和數(shù)據(jù)文件，數(shù)據(jù)表對象，其他數(shù)據(jù)對象，表分區(qū)與索引分區(qū)，用戶管理與權(quán)限分配，Oracle系統(tǒng)調(diào)優(yōu)，優(yōu)化SQL語句，Oracle數(shù)據(jù)備份與恢復(fù)，數(shù)據(jù)導(dǎo)入和導(dǎo)出，Oracle11g的閃回技術(shù)，企業(yè)人事管理系統(tǒng)等。
標(biāo)簽： Oracle
上傳時間： 2013-06-16
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摘要: 本文介紹了基于FPGA 的出租車計價器系統(tǒng)的功能、設(shè)計思想和實現(xiàn), 該設(shè)計采用模塊化自上而下的層次化設(shè)計,頂\r\n層設(shè)計有5 個模塊,各模塊中子模塊采用VHDL 或圖形法設(shè)計。在Max+PLUsⅡ下實現(xiàn)編譯、仿真等,最后成功下載到FPGA 芯\r\n片中。完成了可預(yù)置自動計費、自動計程、計時、空車顯示等多功能計價器。由于FPGA 具有高密度、可編程及有強大的軟件\r\n支持等特點,所以該設(shè)計具有功能強、靈活和可靠性高等特點,具有一定的實用價值。
標(biāo)簽： FPGA 出租車計價器 系統(tǒng)設(shè)計
上傳時間： 2013-08-09
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智能機器小車主要完成尋跡功能，由機械結(jié)構(gòu)和控制單元兩個部分組成。機械結(jié)構(gòu)是一個由底盤、前后輔助輪、控制板支架、傳感器支架、左右驅(qū)動輪、步進(jìn)電機等組成。控制單元部分主要由主要包含傳感器及其調(diào)理電路、步進(jìn)電機及驅(qū)動電路、控制器三個部分。本設(shè)計的核心為控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的設(shè)計主要在MAX+PLUsⅡ10.0環(huán)境下利用VHDL語言編程實現(xiàn)。驅(qū)動步進(jìn)電機電路主要利用ULN2803作為驅(qū)動芯片。
標(biāo)簽： CPLD 設(shè)計實現(xiàn) 智能機
上傳時間： 2013-08-30
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ＦＰＧＡ數(shù)字鐘的設(shè)計，用VHDL語言編程，max+PLUs仿真，可在實際電路中驗證
標(biāo)簽： 數(shù)字
上傳時間： 2013-09-02
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ANALOG INPUT BANDWIDTH is a measure of the frequencyat which the reconstructed output fundamental drops3 dB below its low frequency value for a full scale input. Thetest is performed with fIN equal to 100 kHz PLUs integer multiplesof fCLK. The input frequency at which the output is −3dB relative to the low frequency input signal is the full powerbandwidth.APERTURE JITTER is the variation in aperture delay fromsample to sample. Aperture jitter shows up as input noise.APERTURE DELAY See Sampling Delay.BOTTOM OFFSET is the difference between the input voltagethat just causes the output code to transition to the firstcode and the negative reference voltage. Bottom Offset isdefined as EOB = VZT–VRB, where VZT is the first code transitioninput voltage and VRB is the lower reference voltage.Note that this is different from the normal Zero Scale Error.CONVERSION LATENCY See PIPELINE DELAY.CONVERSION TIME is the time required for a completemeasurement by an analog-to-digital converter. Since theConversion Time does not include acquisition time, multiplexerset up time, or other elements of a complete conversioncycle, the conversion time may be less than theThroughput Time.DC COMMON-MODE ERROR is a specification which appliesto ADCs with differential inputs. It is the change in theoutput code that occurs when the analog voltages on the twoinputs are changed by an equal amount. It is usually expressed in LSBs.
標(biāo)簽： Converter Defi ADC 轉(zhuǎn)換器
上傳時間： 2013-11-12
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