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這是QUICKLOGIC公司的直接頻率合成（DDS）Verilog代碼
標(biāo)簽： QUICKLOGIC Verilog DDS 頻率合成
上傳時(shí)間： 2013-12-19
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該文檔是QUICKLOGIC的一篇關(guān)于用FPGA實(shí)現(xiàn)DDS的設(shè)計(jì)指導(dǎo)。
標(biāo)簽： QUICKLOGIC FPGA DDS 文檔
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VHDL examples for counter design, use QUICKLOGIC eclips
標(biāo)簽： QUICKLOGIC examples counter design
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直接頻率合成，QUICKLOGIC提供,部分源文件是QUICKLOGIC 專用文件
標(biāo)簽： 頻率合成
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PCI總線仲裁參考設(shè)計(jì)，QUICKLOGIC提供的verilog代碼
標(biāo)簽： PCI 總線仲裁 參考設(shè)計(jì)
上傳時(shí)間： 2015-04-14
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