項(xiàng)目的研究?jī)?nèi)容是對(duì)硅微諧振式加速度計(jì)的數(shù)據(jù)采集電路開展研究工作。硅微諧振式加速度計(jì)敏感結(jié)構(gòu)輸出的是兩路差分的頻率信號(hào)，因此硅微諧振式加速度計(jì)數(shù)據(jù)采集電路完成的主要任務(wù)是測(cè)出兩路頻率信號(hào)的差值。測(cè)量要求是：實(shí)現(xiàn)10ms內(nèi)對(duì)中心諧振頻率為20kHz、標(biāo)度因數(shù)為100Hz/g、量程為±50g、分辨率為1mg的硅微諧振式加速度計(jì)輸出的頻率信號(hào)的測(cè)量，等效測(cè)量誤差為±1mg。電路的控制核心為單片機(jī)，具有串行接口以便將測(cè)量結(jié)果傳送給PC機(jī)從而分析、保存測(cè)量結(jié)果。\\r\\n按研究?jī)?nèi)容設(shè)計(jì)了軟硬件。軟件采用多周期同步法
標(biāo)簽： 硅微 加速度計(jì) 數(shù)據(jù)采集電路 諧振式
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采用FPGA 實(shí)現(xiàn)π/ 4 DQPSK調(diào)制器--\r\n北 方 交 通 大 學(xué) 學(xué) 報(bào)
標(biāo)簽： DQPSK FPGA 調(diào)制器
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流水線技術(shù)在FPGA設(shè)計(jì)中的應(yīng)用 pdf\\r\\n
標(biāo)簽： FPGA 流水線技術(shù) 中的應(yīng)用
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附錄 光盤說明\r\n本書附贈(zèng)的光盤包括各章節(jié)實(shí)例的設(shè)計(jì)工程與源碼，所有工程在下列軟件環(huán)境下運(yùn)行通過：\r\n? Windows XP SP2\r\n? MATLAB\r\n? Altera Quartus II \r\n? synplify8.4\r\n? modelsim_ae6.1\r\n\r\n光盤目錄與實(shí)例名稱的對(duì)應(yīng)關(guān)系如下：\r\n\r\n cht02文件夾中存放的是書中第2章中的例子，讀者可以將一些簡(jiǎn)單例子的代碼 \r\n拷貝到MATLAB命令窗口進(jìn)行運(yùn)行，也可以把
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proteus使用手冊(cè)英文版，希望能對(duì)大家有用\r\nproteus是一款很好用的仿真軟件
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FPGA內(nèi)部程序設(shè)計(jì)培訓(xùn)PDF版,\r\nFPGA內(nèi)部程序設(shè)計(jì)培訓(xùn)PDF版
標(biāo)簽： FPGA 程序設(shè)計(jì)
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5分鐘學(xué)會(huì) 使用 CPLD \r\nVHDL語(yǔ)言
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CPLD技術(shù)及其應(yīng)用（電子書，pdf 格式）\\\\\\\\r\\\\\\\\nCPLD技術(shù)及其應(yīng)用（電子書，pdf 格式）
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使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。
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PFGA的驅(qū)動(dòng) 可直接使用 希望對(duì)大家有幫助\r\n
標(biāo)簽： PFGA 驅(qū)動(dòng)
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