1. Scope ......................................................................................................................................................................... 12. DDR4 SDRAM Package Pinout and Addressing ....................................................................................................... 22.1 DDR4 SDRAM Row for X4,X8 and X16 ................................................................................................................22.2 DDR4 SDRAM Ball Pitch........................................................................................................................................22.3 DDR4 SDRAM Columns for X4,X8 and X16 ..........................................................................................................22.4 DDR4 SDRAM X4/8 Ballout using MO-207......................................................................................................... 22.5 DDR4 SDRAM X16 Ballout using MO-207.............................................................................................................32.6 Pinout Description ..................................................................................................................................................52.7 DDR4 SDRAM Addressing.....................................................................................................................................73. Functional Description ...............................................................................................................................................83.1 Simplified State Diagram ....................................................................................................................................83.2 Basic Functionality..................................................................................................................................................93.3 RESET and Initialization Procedure .....................................................................................................................103.3.1 Power-up Initialization Sequence .............................................................................................................103.3.2 Reset Initialization with Stable Power ......................................................................................................113.4 Register Definition ................................................................................................................................................123.4.1 Programming the mode registers .............................................................................................................123.5 Mode Register ......................................................................................................................................................134. DDR4 SDRAM Command Description and Operation ............................................................................................. 244.1 Command Truth Table ..........................................................................................................................................244.2 CKE Truth Table ...................................................................................................................................................254.3 Burst Length, Type and Order ..............................................................................................................................264.3.1 BL8 Burst order with CRC Enabled .........................................................................................................264.4 DLL-off Mode & DLL on/off Switching procedure ................................................................................................274.4.1 DLL on/off switching procedure ...............................................................................................................274.4.2 DLL “on” to DLL “off” Procedure ..............................................................................................................274.4.3 DLL “off” to DLL “on” Procedure ..............................................................................................................284.5 DLL-off Mode........................................................................................................................................................294.6 Input Clock Frequency Change ............................................................................................................................304.7 Write Leveling.......................................................................................................................................................314.7.1 DRAM setting for write leveling & DRAM termination function in that mode ............................................324.7.2 Procedure Description .............................................................................................................................334.7.3 Write Leveling Mode Exit .........................................................................................................................34
標(biāo)簽： DDR4
上傳時(shí)間： 2022-01-09
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JESD DDR SpecDDR5 SDRAM的主要特性是芯片容量，而不僅僅是更高的性能和更低的功耗。DDR5預(yù)計(jì)將帶來4266至6400 MT / s的I / O速度，電源電壓降至1.1 V，允許的波動(dòng)范圍為3%（即±0.033V）。每個(gè)模塊使用兩個(gè)獨(dú)立的32/40位通道（不使用/或使用ECC）。此外，DDR5將具有改進(jìn)的命令總線效率（因?yàn)橥ǖ缹⒕哂衅渥约旱?位地址（添加）/命令（Cmd）總線），更好的刷新方案以及增加的存儲(chǔ)體組以獲得額外的性能
上傳時(shí)間： 2022-02-02
上傳用戶：qdxqdxqdxqdx
一博科技PCB設(shè)計(jì)指導(dǎo)書VER1.0. 66頁常見信號(hào)介紹 1.1 數(shù)字信號(hào) 1.1.1 CPU 常稱處理器，系統(tǒng)通過數(shù)據(jù)總線、地址總線、控制總線實(shí)現(xiàn)處理器、控制芯片、存 儲(chǔ)器之間的數(shù)據(jù)交換。 地址總線：ADD* （如：ADDR1） 數(shù)據(jù)總線：D* （如：SDDATA0） 控制總線：讀寫信號(hào)（如：WE_N），片選信號(hào)（如：SDCS0_N），地址行列選擇信 號(hào)（如：SDRAS_N），時(shí)鐘信號(hào)（如：CLK），時(shí)鐘使能信號(hào)（如：SDCKE）等。 與CPU對應(yīng)的存儲(chǔ)器是SDRAM，以及速率較高的DDR存儲(chǔ)器： SDRAM：是目前主推的PC100和PC133規(guī)范所廣泛使用的內(nèi)存類型，它的帶寬為64位， 支持3.3V電壓的LVTTL，目前產(chǎn)品的最高速度可達(dá)5ns。它與CPU使用相同的時(shí)鐘頻 率進(jìn)行數(shù)據(jù)交換，它的工作頻率是與CPU的外頻同步的，不存在延遲或等待時(shí)間。 SDRAM與時(shí)鐘完全同步。 DDR：速率比SDRAM高的內(nèi)存器，可達(dá)到800M，它在時(shí)鐘觸發(fā)沿的上、下沿都能進(jìn)行 數(shù)據(jù)傳輸，所以即使在133MHz的總線頻率下的帶寬也能達(dá)到2.128GB/s。它的地址 與其它控制界面與SDRAM相同，支持2.5V/1.8V的SSTL2標(biāo)準(zhǔn). 阻抗控制在50Ω±10 ％. 利用時(shí)鐘的邊緣進(jìn)行數(shù)據(jù)傳送的，速率是SDRAM的兩倍. 其時(shí)鐘是采用差分方 式。 1.1.2 PCI PCI總線：PCI總線是一種高速的、32/64位的多地址/數(shù)據(jù)線，用于控制器件、外圍 接口、處理器/存儲(chǔ)系統(tǒng)之間進(jìn)行互聯(lián)。PCI 的信號(hào)定義包括兩部份(如下圖)：必 須的(左半部份)與可選的（右半部份）。其中“# ”代表低電平有效。
標(biāo)簽： pcb設(shè)計(jì)
上傳時(shí)間： 2022-02-06
上傳用戶：得之我幸78
感謝您使用 Altera DE教學(xué)開發(fā)板。這塊板子的著眼于為在數(shù)字邏輯，計(jì)算機(jī)組織和FPGA方面的學(xué)習(xí)提供一個(gè)理想的工具。它在硬件和CAD工具上應(yīng)用先進(jìn)的技術(shù)為學(xué)生和專業(yè)人員展示了一個(gè)寬廣的主題。該板具有多種特點(diǎn)，非常適合各大學(xué)課程在實(shí)驗(yàn)室環(huán)境下的一系列設(shè)計(jì)項(xiàng)目和非常復(fù)雜尖端的數(shù)字系統(tǒng)的開發(fā)和應(yīng)用。Altera公司為DE2板提供了套支持文件，例如學(xué)習(xí)指導(dǎo)，現(xiàn)成的教學(xué)實(shí)驗(yàn)練習(xí)和豐富的插圖說明DE2的特點(diǎn)DE2板是以 Cyclonell2C35FPGA為特點(diǎn)的672針引腳的包裝。板上所有重要的部件都與板上的芯片相連，使用戶能夠控制板上各種的操作DE2板包括了很多開關(guān)（兼有撥動(dòng)開關(guān)和按鍵），發(fā)光二極管和七段數(shù)碼管。在更多進(jìn)一步的實(shí)驗(yàn)中還用到了SRAM，SDRAM Fash以及16×駙字符液晶。需要進(jìn)行處理器和O接口試驗(yàn)時(shí)，可以簡單的用 Altera Niosll處理器和象RS-232和PS/2標(biāo)準(zhǔn)接口。進(jìn)行涉及音頻和視頻的實(shí)驗(yàn)時(shí)，也有標(biāo)準(zhǔn)MC、line-in video-in（TV Decoder）和VGA（10-bit dac），這些特點(diǎn)都能夠被用來制作CD質(zhì)量的音頻應(yīng)用程序和專業(yè)的視頻圖象。為了能夠設(shè)計(jì)更強(qiáng)大的項(xiàng)目，DE2還提供了USB20接口（包括主、從USB），10/100M自適應(yīng)以太網(wǎng)，紅外（lRDA）接口，以及SD卡接口。最后，可以通過兩排擴(kuò)展O口與其它用戶自定義的板子相連。
標(biāo)簽： altera
上傳時(shí)間： 2022-04-01
上傳用戶：bluedrops
Altera(Intel)_Cyclone_IV_EP4CE15_開發(fā)板資料硬件參考設(shè)計(jì)+邏輯例程Cyclone IV EP4CE15核心板主要特征參數(shù)如下所示：? 主控FPGA：EP4CE15F23C8N；? 主控FPGA外部時(shí)鐘源頻率：50MHz；? EP4CE15F23C8N芯片內(nèi)部自帶豐富的Block RAM資源；? EP4CE15F23C8N芯片邏輯單元數(shù)為15K LE；? Cyclone IV EP4CE15板載W25Q064 SPI Flash芯片，8MB字節(jié)的存儲(chǔ)容量；? Cyclone IV EP4CE15板載Winbond 32MB的SDRAM，型號(hào)為W9825G6KH-6；? Cyclone IV EP4CE15核心板板載MP2315高效率DC/DC芯片提供FPGA芯片工作的3.3V電源；? Cyclone IV EP4CE15核心板引出了兩排64p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? Cyclone IV EP4CE15核心板引出了芯片的3路按鍵用于測試；? Cyclone IV EP4CE15核心板引出了芯片的2路LED用于測試；? Cyclone IV EP4CE15核心板引出了芯片的JTAG調(diào)試端口，采用雙排10p、2.54mm的排針；
標(biāo)簽： altera intel cyclone
上傳時(shí)間： 2022-05-11
上傳用戶：zhanglei193
有助于提高對DDR原理的理解，希望對大家有所幫助
上傳時(shí)間： 2022-05-18
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筆者詳細(xì)的談?wù)撛S多在整合里會(huì)出現(xiàn)的微妙思路，如：如何把計(jì)數(shù)器/定時(shí)器整合在某個(gè)步驟里，從何提升模塊解讀性和擴(kuò)展性。此外，在整合篇還有一個(gè)重要的討論，那就是 for，while 和 do ... while 等循環(huán)。這些都是一些順序語言的佼佼者，可是在 Verilog HDL 語言里它們就黯然失色。整合篇所討論的內(nèi)容不單是循環(huán)而已，整合篇的第二個(gè)重點(diǎn)是理想時(shí)序和物理時(shí)序的整合。說實(shí)話，筆者自身也認(rèn)為要結(jié)合“兩個(gè)時(shí)序”是一件苦差事，理想時(shí)序是 Verilog的行為，物理時(shí)序則是硬件的行為。不過在它們兩者之間又有微妙的 “黏糊點(diǎn)”，只要稍微利用一下這個(gè)“黏糊點(diǎn)”我們就可以非常輕松的寫出符合“兩個(gè)時(shí)序”的模塊，但是前提條件是充足了解“理想時(shí)序”。整合篇里還有一個(gè)重點(diǎn)，那就是“精密控時(shí)”。實(shí)現(xiàn)“精密控時(shí)”最笨的方法是被動(dòng)式的設(shè)計(jì)方法，亦即一邊仿真，一邊估算時(shí)鐘的控制精度。這顯然是非常“傳統(tǒng)”而且“古老”的方法，雖然有效但往往就是最費(fèi)精神和時(shí)間的。相反的，主動(dòng)式是一種講求在代碼上和想象上實(shí)現(xiàn)“精密控時(shí)”的設(shè)計(jì)方法。主動(dòng)式的設(shè)計(jì)方法是基于“理想時(shí)序”“建模技巧”和“仿順序操作”作為后盾的整合技巧。不說筆者吹牛，如果采用主動(dòng)式的設(shè)計(jì)方法驅(qū)動(dòng) IIC 和 SDRAM 硬件，任何一段代碼都是如此合情合理。
標(biāo)簽： verilogl
上傳時(shí)間： 2022-06-13
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Chapter 1：Introduction and Overview Chapter 2：Switches，Buttons，and Knob 開關(guān)按鈕Chapter 3：Clock Sources 時(shí)鐘脈沖源Chapter 4：FPGA Configuration Options 配置Chapter 5：Character LCD Screen LCD顯示屏特性Chapter 6：VGA Display Port VGA接口——接到顯示器上Chapter 7：RS-232 Serial Ports RS-232接口——接器件Chapter 8：PS/2 Mouse/Keyboard Port PS/2鼠標(biāo)鍵盤接口Chapter 9：Digital to Analog Converter（DAC）D/A接口Chapter 10：Analog Capture Circuit 模擬捕獲電路Chapter 11：Intel StrataFlash Parallel NOR Flash PROM Chapter 12：SPI Serial Flash 串行外圍接口系列閃存Chapter 13：DDR SDRAM 內(nèi)存Chapter 14：10/100 Ethernet Physical Layer Interface以太網(wǎng)物理層接口Chapter 15：Expansion Connectors 擴(kuò)展接口Chapter 16：XC2C64A CoolRunner-II CPLDChapter 17：DS2432 1-Wire SHA-1 EEPROMSpartan-3E入門實(shí)驗(yàn)板使設(shè)計(jì)人員能夠即時(shí)利用Spartan-3E系列的完整平臺(tái)性能。設(shè)備支持：Spartan-3E、CoolRunner-ll關(guān)鍵特性：Xilinx器件：Spartan-3E（50萬門，XC3S500E-4FG320C），CoolRunnerTM-lI與Platform Flash時(shí)鐘：50MHz晶體時(shí)鐘振蕩器存儲(chǔ)器：128Mbit 并行Flash，16 Mbit SPI Flash，64MByte DDR SDRAM連接器與接口：以太網(wǎng)10/100Phy，JTAG USB下載，兩個(gè)9管腳RS-232串行端口，PS/2類型鼠標(biāo)/鍵盤端口，帶按鈕的旋轉(zhuǎn)編碼器，四個(gè)滑動(dòng)開關(guān)，八個(gè)單獨(dú)的LED輸出
標(biāo)簽： Spartan-3E
上傳時(shí)間： 2022-06-19
上傳用戶：kingwide
廣東工業(yè)大學(xué)碩士學(xué)位論文 (工學(xué)碩士) 基于FPGA的PCIE數(shù)據(jù)采集卡設(shè)計(jì)數(shù)據(jù)采集處理技術(shù)與傳感器技術(shù)、信號(hào)處理技術(shù)和PC機(jī)技術(shù)共同構(gòu)成檢測 技術(shù)的基礎(chǔ)，其中數(shù)據(jù)采集處理技術(shù)作為實(shí)現(xiàn)自動(dòng)化檢測的前提，在整個(gè)數(shù)字化 系統(tǒng)中處于尤為重要的地位。對于核磁共振這樣復(fù)雜的系統(tǒng)設(shè)備，實(shí)現(xiàn)自動(dòng)化測 試顯得尤為必要，又因?yàn)楹舜殴舱癯上裣到y(tǒng)的特殊性，對數(shù)據(jù)的采集有特殊要求， 需要根據(jù)各種脈沖序列的不同要求設(shè)置采樣點(diǎn)數(shù)和采樣間隔，根據(jù)待采信號(hào)的不 同帶寬來設(shè)置采樣率，將系統(tǒng)成像的數(shù)據(jù)采集下來進(jìn)行處理，最后重建圖像和顯 示。因此本文基于現(xiàn)有的采集技術(shù)開發(fā)專門應(yīng)用于核磁共振成像的數(shù)據(jù)采集卡。 該采集卡從軟件與硬件兩個(gè)方面對基于FPGA的PCIE數(shù)據(jù)采集卡進(jìn)行了研 究，并完成了實(shí)物設(shè)計(jì)。軟件方面以FPGA為核心芯片完成數(shù)據(jù)采集卡的接口控 制以及數(shù)據(jù)處理。通過Altera的GXB IP核對數(shù)據(jù)進(jìn)行捕捉，同時(shí)根據(jù)實(shí)際需要 設(shè)計(jì)了傳輸協(xié)議，由數(shù)據(jù)處理模塊將捕捉到的數(shù)據(jù)通過CIC濾波器進(jìn)行抽取濾 波，然后將信號(hào)存入DDR2 SDRAM存儲(chǔ)芯片中。在傳輸接口設(shè)計(jì)上采用PCIE 總線接口的數(shù)據(jù)傳輸模式，并利用FPGA的IP核資源完成接口的邏輯控制。 硬件部分分為FPGA外圍配置電路、DDR2接口電路、PCIE接口電路等模 塊。該采集卡硬件系統(tǒng)由Flash對FPGA進(jìn)行初始化，通過FPGA配置PCIE總 線，根據(jù)FPGA中PCIE通道引腳的要求進(jìn)行布局布線。DDR2接口電路模塊依 據(jù)DDR2芯片驅(qū)動(dòng)和接收端的電平標(biāo)準(zhǔn)、端接方式確定DDR2與FPGA之間通 信的各信號(hào)走線。針對各個(gè)模塊接口電路的特點(diǎn)分別進(jìn)行眼圖測試，分析了板卡 的通信質(zhì)量，對整個(gè)原理圖布局進(jìn)行了設(shè)計(jì)優(yōu)化。 通過測試，該數(shù)據(jù)采集卡實(shí)現(xiàn)了通過CPLD對FPGA進(jìn)行加載，并在FPGA 內(nèi)部實(shí)現(xiàn)了抽取濾波等高速數(shù)字信號(hào)處理，各種接IsI和控制邏輯以及通過大容量 的DDR2 SDRAM緩存各種數(shù)據(jù)處理結(jié)果正確。經(jīng)系統(tǒng)成像，該采集卡采集下來 的數(shù)字信息可通過圖像重建準(zhǔn)確成像，為核磁共振成像系統(tǒng)的工程實(shí)現(xiàn)打下了良 好的成像基礎(chǔ)。
標(biāo)簽： 核磁共振 信號(hào)處理 FPGA PCIE DDR2
上傳時(shí)間： 2022-06-21
上傳用戶：fliang
1. 本核心板經(jīng)過驗(yàn)證穩(wěn)定可靠。2. 資源豐富 可以攜帶 : SDRAM、SRAM、NAND FLASH、NOR FALSH、SPI NAND FLASH
標(biāo)簽： stm32
上傳時(shí)間： 2022-07-01
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