+12V、0.5A單片開關(guān)穩(wěn)壓電源，其輸出功率為6W。當(dāng)輸入交流電壓在110～260V范圍內(nèi)變化時，電壓調(diào)整率Sv≤1％。當(dāng)負(fù)載電流大幅度變化時，負(fù)載調(diào)整率Si=5％～7％。
標(biāo)簽： 0.5 12 單片開關(guān) 穩(wěn)壓電源電路
上傳時間： 2014-12-24
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本設(shè)計是以STC89C52RC芯片為核心，利用Keil UV4編寫軟件和STC_ISP燒寫軟件，設(shè)計出一個八音盒。八音盒主要由五大模塊構(gòu)成，包括單片機(jī)最小系統(tǒng)、4*4矩陣鍵盤、蜂鳴器發(fā)生電路和4位數(shù)碼管顯示電路。有8個按鍵對應(yīng)8首曲目播放按鈕，另外8個按鍵對應(yīng)do、re、mi、fa、so、la、Si、do’八中音調(diào)。本設(shè)計主要使用單片機(jī)的內(nèi)部定時器0和中斷產(chǎn)生不同頻率的方波和延時驅(qū)動蜂鳴器，并采取行列反轉(zhuǎn)掃描法識別鍵盤鍵值。由于使用的是實驗箱已經(jīng)固化的電路，本設(shè)計主要從軟件設(shè)計上加以優(yōu)化，以使蜂鳴器產(chǎn)生的音樂更純凈。最終實現(xiàn)的基礎(chǔ)功能是任意播放8首單片機(jī)內(nèi)已存曲目，發(fā)揮部分是另外實現(xiàn)8個可演奏的琴鍵，使八音盒具有放音和簡單演奏的兩重功能，并輔以數(shù)碼管顯示當(dāng)前播放曲目號，經(jīng)過優(yōu)化和調(diào)試，音色較好，琴鍵發(fā)音比較純正，初步達(dá)到設(shè)計要求。
上傳時間： 2013-11-18
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The CAT25128 is a 128−Kb Serial CMOS EEPROM device internally organized as 16Kx8 bits. This features a 64−byte page write buffer and supports the Serial Peripheral Interface (SPI) protocol. The device is enabled through a Chip Select (CS) input. In addition, the required bus Signals are clock input (SCK), data input (Si) and data output (SO) lines. The HOLD input may be used to pause any serial communication with the CAT25128 device. The device featuressoftware and hardware write protection, including partial as well as full array protection.
標(biāo)簽： 25128 EEPRO CMOS CAT
上傳時間： 2013-11-15
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串行下載線的原理圖 Si Prog - Serial Interface for PonyProg
上傳時間： 2013-11-09
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將正數(shù)n插入一個已整序的字?jǐn)?shù)組的正確位置。算法: 將數(shù)組中數(shù)逐個與N比較,Si為指針若N<Ki,則Ki下移一個單元若NKi,則插在Ki的下一個單元,并結(jié)束臨界條件:若NKn,則插入Kn的下一個單元若N<K1,則K1~Kn后移一個單元, N插在第一個單元循環(huán)控制:計數(shù)控制元素個數(shù)=((字末地址－字首地址) / 2) +1 字?jǐn)?shù) = (字節(jié)末地址－字節(jié)首地址) +1 字節(jié)數(shù)地址邊界控制結(jié)束地址為ARRAY_HEAD特征值控制: 表示結(jié)束條件的值
上傳時間： 2013-12-26
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當(dāng)今電子技術(shù)的發(fā)展日新月異，尤其是深亞微米工藝在IC設(shè)計中的應(yīng)用，使得芯片的集成規(guī)模愈來愈大，速度愈來愈高，從而使得如何處理高速信號問題成為設(shè)計的關(guān)鍵因素之一。隨著電子系統(tǒng)中邏輯和系統(tǒng)時鐘頻率的迅速提高和信號邊沿不斷變陡，印刷電路板(PCB)的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設(shè)計線跡互連和板層的影響可以不考慮;當(dāng)頻率超過50MHz時，互連關(guān)系和板層特性的影響不容忽視，必須對傳輸線效應(yīng)加以考慮，在評定系統(tǒng)性能時也必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計必須面對互連延遲引起的時序問題以及串?dāng)_、傳輸線效應(yīng)等信號完整性(Si)問題。本文主要對互連延遲所引起的時序問題進(jìn)行探討。
上傳時間： 2013-12-18
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16.6 版本出來將近半年了，一直想和大家分享一下OrCAD 在16.6 上面的表現(xiàn)。今天終于可以坐下來說一下了。今天要討論的是Capture 非常有用的一個更新，原理圖與Si 分析的完美結(jié)合結(jié)合。
標(biāo)簽： OrCAD_Capture_CIS Cadence 16.6
上傳時間： 2014-03-26
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IBIS 模型在做類似板級Si 仿真得到廣泛應(yīng)用。在做仿真的初級階段，經(jīng)常對于ibis 模型的描述有些疑問，只知道把模型拿來轉(zhuǎn)換為軟件所支持的格式或者直接使用，而對于IBIS 模型里面的數(shù)據(jù)描述什么都不算很明白，因此下面的一些描述是整理出來的一點對于ibis 的基本理解。在此引用很多presention來描述ibis 內(nèi)容（有的照抄過來，阿彌陀佛，不要說抄襲，只不過習(xí)慣信手拈來說明一些問題），僅此向如muranyi 等ibis 先驅(qū)者致敬。本文難免有些錯誤或者考慮不周，隨時歡迎進(jìn)行討論并對其進(jìn)行修改！IBIS 模型的一些基本概念I(lǐng)BIS 這個詞是Input/Output buffer information specification 的縮寫。本文是基于IBIS ver3.2 所撰寫出來（www.eigroup.org/IBIS/可下載到各種版本spec）,ver4.2增加很多新特性，由于在目前設(shè)計中沒用到不予以討論。。。在業(yè)界經(jīng)常會把spice 模型描述為tranSistor model 是因為它描述很多電路細(xì)節(jié)問題。而把ibis 模型描述為behavioral model 是因為它并不象spice 模型那樣描述電路的構(gòu)成，IBIS 模型描述的只不過是電路的一種外在表現(xiàn)，象個黑匣子一樣，輸入什么然后就得到輸出結(jié)果，而不需要了解里面驅(qū)動或者接收的電路構(gòu)成。因此有所謂的garbage in, garbage out，ibis 模型的仿真精度依賴于模型的準(zhǔn)確度以及考慮的worse case，因此無論你的模型如何精確而考慮的worse case 不周全或者你考慮的worse case 如何周全而模型不精確，都是得不到較好的仿真精度。
上傳時間： 2013-10-16
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16.6 版本出來將近半年了，一直想和大家分享一下OrCAD 在16.6 上面的表現(xiàn)。今天終于可以坐下來說一下了。今天要討論的是Capture 非常有用的一個更新，原理圖與Si 分析的完美結(jié)合結(jié)合。
標(biāo)簽： OrCAD_Capture_CIS Cadence 16.6
上傳時間： 2013-11-14
上傳用戶：15070202241
PCB methodologies originated in the United States.Units of measurement are therefore typically in Imperial units, not Si/metric units.
標(biāo)簽： 布局技術(shù)
上傳時間： 2013-11-21
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