MAXQUSBJTAGOW評(píng)估板軟件:關(guān)鍵特性 Easily Load and Debug Code Interface Provides In-Application Debugging Features Step-by-Step Execution Tracing Breakpointing by Code Address, Data Memory Address, or Register Access Data Memory View and Edit Supports Logic Levels from 1.1V to 3.6V Supports JTAG and 1-Wire Protocols Each Adapter Has Its Own Unique Serial ID, Allowing Multiple Adapters to be Connected Without COM Port Conflicts Has In-Field Upgradable Capability if Firmware Needs to be Upgraded Enclosure Protects from Shorts and ESD
標(biāo)簽： MAXQUSBJTAGOW 評(píng)估板 軟件
上傳時(shí)間： 2013-10-24
上傳用戶：teddysha
pkpm2005破解版安裝方式： 一、Windows XP下PKPM的安裝方法： 1. 先安裝正版的 PKPM 。 2. 將本機(jī)的 system32\WinSCard.DLL 改名為 SysCard.DLL 。 3. 將本破解包里的 WinSCard.INI 復(fù)制到 C: 盤根目錄。 4. 將本破解包里的 WinSCard.DLL 復(fù)制到系統(tǒng)system32目錄。 5. 將本破解包里的 WinSCard.DLL 復(fù)制到pkpm里各模塊目錄下。 二、Win 7下PKPM的安裝方法： 1.解壓后有兩個(gè)文件夾：（PKPM2005.12.17）和（PKPM2005.12.17綜合破解方案） 先打開前一個(gè)文件夾安裝正版的 PKPM 。 2. 打開后一個(gè)文件夾將本機(jī)的 system32\WinSCard.DLL 改名為 SysCard.DLL 。 3. 將本破解包里的 WinSCard.INI 復(fù)制到 C: 盤根目錄。 4. 將本破解包里的 WinSCard.DLL 復(fù)制到系統(tǒng)system32目錄。 5. 將本破解包里的 WinSCard.DLL 復(fù)制到pkpm里各模塊目錄下（就是安裝好的程序中的所有文件夾）。 6。還有WinSCard.INI 復(fù)制到 C: 盤根目錄需要在安全模式下進(jìn)行。 注意：（windows7中修改系統(tǒng)文件需要獲得TrustedInstaller權(quán)限，具體修改方法：在WINDOWS7下要?jiǎng)h除某些文件或文件夾時(shí)提示“您需要TrustedInstaller提供的權(quán)限才能對(duì)此文件進(jìn)行更改”，這種情況是因?yàn)槲覀冊(cè)诘顷懴到y(tǒng)時(shí)的管理員用戶名無(wú)此文件的管理權(quán)限，而此文件的管理權(quán)限是“TrustedInstaller”這個(gè)用戶，在控制面板的用戶管理里面是看不到的。要想對(duì)這個(gè)文件或文件夾進(jìn)行操作，可以用以下方法進(jìn)行：在此文件或文件夾上點(diǎn)右鍵，選“屬性”→“安全”，這時(shí)在“組或用戶名”欄可以看到一個(gè)“TrustedInstaller”用戶名，而登陸系統(tǒng)的管理員用戶名沒有此文件的“完全控制”權(quán)限，這時(shí)我們可以選擇“高級(jí)”→“所有者”→“編輯”，在“將所有者更改為”欄中選擇登陸系統(tǒng)的管理員用戶名，然后點(diǎn)“應(yīng)用”，這時(shí)出現(xiàn)“如果您剛獲得此對(duì)象的所有權(quán)，在查看或更改權(quán)限之前，您將需關(guān)閉并重新打開此對(duì)象的屬性”對(duì)話框，點(diǎn)“確定”，再點(diǎn)兩個(gè)“確定”，在“安全”對(duì)話框中選“編輯”，出現(xiàn)了該文件或文件夾“的權(quán)限”對(duì)話框，在上面的欄中選中登陸系統(tǒng)的管理員用戶名，在下面的欄中選擇全部“允許”，然后點(diǎn)“應(yīng)用”，再點(diǎn)兩個(gè)“確定”，這時(shí)你就可以擁有該文件或文件夾的更改權(quán)限了。） 這里有兩份破解包，雖然有些文件相同，但針對(duì)不同用戶，可能一個(gè)包不能破解，所以推出兩包破解綜合方案，這兩個(gè)包文件名分別為：pkpmcr1.rar和pkpmcr2.rar，下載后，分別解壓，先運(yùn)行pkpmcr1.rar中的setup.bat文件，如果提示：“一個(gè)文件正在使用，已復(fù)制0個(gè)文件。”并運(yùn)行PKPM后發(fā)現(xiàn)未能破解，請(qǐng)將pkpmcr2.rar包中WinSCard.DLL文件復(fù)制到PKPM各模塊所在文件夾中，即可完成破解，本站試用過(guò)結(jié)構(gòu)、建筑、鋼結(jié)構(gòu)三個(gè)模塊，均可用，如需應(yīng)用到工程實(shí)際中，請(qǐng)與正版對(duì)比后，斟酌使用，謝謝。本站對(duì)其未對(duì)比就使用此破解版導(dǎo)致的不良后果，不負(fù)責(zé)任，切記。本貼已關(guān)閉，有事請(qǐng)?jiān)诒景骈_新貼說(shuō)明。 這是PKPM2005.12.17版綜合破解方案的第二包，文件名是pkpmcr2.rar，應(yīng)用請(qǐng)遵循第一貼的說(shuō)明,這二個(gè)包是有區(qū)別的，雖然文件名和大小及其屬性相同，但還是有區(qū)別的，請(qǐng)看兩個(gè)包中的說(shuō)明文件，如果包1未能成功破解，請(qǐng)用包2，謝謝. 這里FTP里有以下軟件可以下載用戶名xudown密碼down ftp://219.153.14.92/APM2005.exe ftp://219.153.14.92/PKPM2005.12.17.rar ftp://219.153.14.92/比較工具.exe ftp://219.153.14.92/橋梁通安裝狗.exe ftp://219.153.14.92/正版鎖計(jì)算模型的結(jié)果.rar
上傳時(shí)間： 2013-11-25
上傳用戶：jiangfire
MAXQUSBJTAGOW評(píng)估板軟件:關(guān)鍵特性 Easily Load and Debug Code Interface Provides In-Application Debugging Features Step-by-Step Execution Tracing Breakpointing by Code Address, Data Memory Address, or Register Access Data Memory View and Edit Supports Logic Levels from 1.1V to 3.6V Supports JTAG and 1-Wire Protocols Each Adapter Has Its Own Unique Serial ID, Allowing Multiple Adapters to be Connected Without COM Port Conflicts Has In-Field Upgradable Capability if Firmware Needs to be Upgraded Enclosure Protects from Shorts and ESD
標(biāo)簽： MAXQUSBJTAGOW 評(píng)估板 軟件
上傳時(shí)間： 2013-11-23
上傳用戶：truth12
附件為：pdf轉(zhuǎn)cad軟件最新版 PDF Fly V7.1安裝文件。還附有自制的Crack，把我的文件 貼到裝好的目錄下就行了!沒有30天限制。 附pdf轉(zhuǎn)cad軟件使用教程： 1、pdf轉(zhuǎn)cad軟件的界面比較簡(jiǎn)單的，如下圖，點(diǎn)擊ADD添加你要轉(zhuǎn)換的PDF文件，然后下一步 2、選擇DXF格式，然后在右邊的option里面還可以進(jìn)行相關(guān)的設(shè)置 3、然后再下一步。step 3頁(yè)面只要點(diǎn)最下面的 convert 就可以了 轉(zhuǎn)完以后同樣線條沒有什么大問(wèn)題的，只是文字肯定是被打碎的，你自己需要?jiǎng)h除后重新輸入要重新輸入。
上傳時(shí)間： 2013-10-22
上傳用戶：ardager
Introduction to Xilinx Packaging Electronic packages are interconnectable housings for semiconductor devices. The major functions of the electronic packages are to provide electrical interconnections between the IC and the board and to efficiently remove heat generated by the device. Feature sizes are constantly shrinking, resulting in increased number of transistors being packed into the device. Today's submicron technology is also enabling large-scale functional integration and system-on-a-chip solutions. In order to keep pace with these new advancements in silicon technologies, semiconductor packages have also evolved to provide improved device functionality and performance. Feature size at the device level is driving package feature sizes down to the design rules of the early transistors. To meet these demands, electronic packages must be flexible to address high pin counts, reduced pitch and form factor requirements. At the same time,packages must be reliable and cost effective.
上傳時(shí)間： 2013-11-21
上傳用戶：不懂夜的黑
針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡(jiǎn)便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語(yǔ)言編寫出源程序，在Virtex-II Pro 開發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測(cè)試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信
上傳時(shí)間： 2013-11-19
上傳用戶：neu_liyan
本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過(guò)下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 關(guān)鍵詞：Verilog HDL；硬件描述語(yǔ)言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時(shí)間： 2013-11-10
上傳用戶：hz07104032
PCB設(shè)計(jì)問(wèn)題集錦 問(wèn)：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問(wèn)： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒有相關(guān)設(shè)定，所以可以不檢查。 問(wèn)： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。 問(wèn)： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問(wèn)： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線時(shí)V選擇1，怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過(guò)孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號(hào)分別設(shè)置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問(wèn)：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù). 問(wèn)：我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問(wèn)：用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請(qǐng)檢查一下您的DESIGN GRID,是否太大了. 問(wèn)： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過(guò)沒有問(wèn)題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個(gè)軟件都不相同,所以需要多練習(xí)。 問(wèn)： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫好了，但我只對(duì)（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請(qǐng)老師指點(diǎn)。這個(gè)圖在附件中請(qǐng)老師幫看一下，如果還有什么問(wèn)題請(qǐng)指出來(lái)，本人在改進(jìn)。謝！！！！！答：請(qǐng)注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對(duì)相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請(qǐng)仔細(xì)閱讀第5部教程. 問(wèn)： U101元件已建好，但元件框的拐角處不知是否正確，請(qǐng)幫忙CHECK 答：元件框等可以通過(guò)修改編輯來(lái)完成。問(wèn)： U102和U103元件沒建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對(duì)應(yīng)U102和U103元件應(yīng)寫什么數(shù)值，還有這兩個(gè)元件SILK怎么自動(dòng)設(shè)置，以及SILK內(nèi)有個(gè)圓圈怎么才能畫得與該元件參數(shù)一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請(qǐng)根據(jù)元件資料自己計(jì)算。
標(biāo)簽： PCB 設(shè)計(jì)問(wèn)題 集錦
上傳時(shí)間： 2014-01-03
上傳用戶：Divine
This document provides practical, common guidelines for incorporating PCI Express interconnect layouts onto Printed Circuit Boards (PCB) ranging from 4-layer desktop baseboard designs to 10- layer or more server baseboard designs. Guidelines and constraints in this document are intended for use on both baseboard and add-in card PCB designs. This includes interconnects between PCI Express devices located on the same baseboard (chip-to-chip routing) and interconnects between a PCI Express device located “down” on the baseboard and a device located “up” on an add-in card attached through a connector. This document is intended to cover all major components of the physical interconnect including design guidelines for the PCB traces, vias and AC coupling capacitors, as well as add-in card edge-finger and connector considerations. The intent of the guidelines and examples is to help ensure that good high-speed signal design practices are used and that the timing/jitter and loss/attenuation budgets can also be met from end-to-end across the PCI Express interconnect. However, while general physical guidelines and suggestions are given, they may not necessarily guarantee adequate performance of the interconnect for all layouts and implementations. Therefore, designers should consider modeling and simulation of the interconnect in order to ensure compliance to all applicable specifications. The document is composed of two main sections. The first section provides an overview of general topology and interconnect guidelines. The second section concentrates on physical layout constraints where bulleted items at the beginning of a topic highlight important constraints, while the narrative that follows offers additional insight.
標(biāo)簽： pci PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2014-01-24
上傳用戶：s363994250
華為pcb布線規(guī)范
上傳時(shí)間： 2013-11-04
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