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TestBench

TestBench是一種驗證的手段。首先，任何設計都是會有輸入輸出的。但是在軟環境中沒有激勵輸入，也不會對你設計的輸出正確性進行評估。那么此時便有一種，模擬實際環境的輸入激勵和輸出校驗的一種“虛擬平臺”的產生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗，這個就是TestBench的含義。

一個簡單狀態機的.v文件

一個簡單狀態機的.v文件，含TestBench

標簽： 狀態

上傳時間： 2014-01-19

上傳用戶：netwolf
crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver

crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the TestBench file of above module.

標簽： crc_table reset seed for

上傳時間： 2014-01-09

上傳用戶：181992417
altera fpga verilog 設計的基于查找表的DCT程序及zigzag掃描程序

altera fpga verilog 設計的基于查找表的DCT程序及zigzag掃描程序，已經過matlab 和modelsim 驗證，文件中包含TestBench ，直接可用

標簽： verilog altera zigzag fpga

上傳時間： 2016-10-08

上傳用戶：362279997
我用VHDL寫的正弦

我用VHDL寫的正弦，用FPGA內部ROM，有仿真TestBench,在quartus里可以運行。在板子里已經驗證

標簽： VHDL 正弦

上傳時間： 2016-10-12

上傳用戶：牛津鞋
脈沖寬度調制

脈沖寬度調制，VHDL代碼編寫，包括QUARTUSII和MODELSIM工程以及TestBench

標簽： 脈沖寬度調制

上傳時間： 2016-10-16

上傳用戶：kernaling
一片英語文章

一片英語文章，詳細描述了TestBench的編寫，尤其是assert和textio的用法，老外的文章就是不一樣，看了之后讓人茅塞頓開

標簽： 英語

上傳時間： 2013-12-25

上傳用戶：tedo811
內含有完整的UART代碼

內含有完整的UART代碼，包括發送和接受，且有TestBench，可以直接仿真調試

標簽： UART 代碼

上傳時間： 2013-12-22

上傳用戶：qilin
本算法基于leon2協處理器接口標準

本算法基于leon2協處理器接口標準，內含TestBench，在modelsim中仿真通過，在ise9.2中綜合及后仿真通過。

標簽： leon2 算法協處理器接口標準

上傳時間： 2016-12-26

上傳用戶：gdgzhym
嵌入式risc處理器源碼

嵌入式risc處理器源碼，包含設計文檔，原理圖，TestBench，及外圍接口，使用verilog實現。

標簽： risc 嵌入式處理器源碼

上傳時間： 2014-12-03

上傳用戶：三人用菜
32 risc cpu的參考設計

32 risc cpu的參考設計，內涵完整的TestBench

標簽： risc cpu 32 參考設計

上傳時間： 2017-01-14

上傳用戶：520

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