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TestBench

TestBench是一種驗證的手段。首先，任何設(shè)計都是會有輸入輸出的。但是在軟環(huán)境中沒有激勵輸入，也不會對你設(shè)計的輸出正確性進行評估。那么此時便有一種，模擬實際環(huán)境的輸入激勵和輸出校驗的一種“虛擬平臺”的產(chǎn)生。在這個平臺上你可以對你的設(shè)計從軟件層面上進行分析和校驗，這個就是TestBench的含義。

USB 1.1 PHY的代碼

USB 1.1 PHY的代碼，systemc語言 USB 1.1 PHY的代碼，systemc語言,包括基于systemc語言的TestBench ，和相關(guān)的doc文檔

標簽： USB 1.1 PHY 代碼

上傳時間： 2015-07-26

上傳用戶：saharawalker
usb1.1的verilog源代碼。以及其測試仿真文件

usb1.1的verilog源代碼。以及其測試仿真文件，現(xiàn)在很難找其測試文件既TestBench

標簽： verilog usb 1.1 源代碼

上傳時間： 2013-12-15

上傳用戶：yuanyuan123
verilog程序

verilog程序，實現(xiàn)兩個16bit數(shù)乘法，采用booth算法，基于狀態(tài)機實現(xiàn)，分層次為datapath和controller兩個子模塊，TestBench測試通過

標簽： verilog 程序

上傳時間： 2015-08-13

上傳用戶：xinyuzhiqiwuwu
modelsim工程

modelsim工程，用verilog實現(xiàn)的HDB3編碼，以及測試程序TestBench

標簽： modelsim 工程

上傳時間： 2014-02-04

上傳用戶：cursor
可以支持連續(xù)讀寫的i2cslave源碼

可以支持連續(xù)讀寫的i2cslave源碼，很適合作為master的TestBench來用

標簽： i2cslave 讀寫源碼

上傳時間： 2014-01-18

上傳用戶：dapangxie
參數(shù)化FFT源代碼

參數(shù)化FFT源代碼，點數(shù)和位寬可變，內(nèi)附TestBench和說明文檔

標簽： FFT 參數(shù) 源代碼

上傳時間： 2013-12-19

上傳用戶：cjl42111
riscMCU的VHDL實現(xiàn)

riscMCU的VHDL實現(xiàn)，內(nèi)附有modelsim仿真TestBench和文檔說明

標簽： riscMCU VHDL

上傳時間： 2014-12-02

上傳用戶：daoxiang126
8051的verilog實現(xiàn)

8051的verilog實現(xiàn)，內(nèi)附TestBench,c語言調(diào)試程序

標簽： verilog 8051

上傳時間： 2014-01-02

上傳用戶：王楚楚
FIFO的verilog實現(xiàn)

FIFO的verilog實現(xiàn)，內(nèi)附TestBench和文檔說明

標簽： verilog FIFO

上傳時間： 2013-12-24

上傳用戶：it男一枚
systemverilog是新出現(xiàn)的一種高級硬件描述和驗證語言

systemverilog是新出現(xiàn)的一種高級硬件描述和驗證語言，這里給出了一些書和文章還有使用vmm方法開發(fā)TestBench的例子

標簽： systemverilog 硬件驗證語言

上傳時間： 2015-12-14

上傳用戶：waitingfy

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