為實(shí)現(xiàn)某專用接口裝置的接口功能檢測(cè),文中詳細(xì)地介紹了一種34位串行碼的編碼方式,并基于FPGA芯片設(shè)計(jì)了該類型編碼的接收、發(fā)送電路。重點(diǎn)分析了電路各模塊的設(shè)計(jì)思路。電路采用SOPC模塊作為中心控制器,設(shè)計(jì)簡(jiǎn)潔、可靠。試驗(yàn)表明:該設(shè)計(jì)系統(tǒng)運(yùn)行正常、穩(wěn)定。
標(biāo)簽: FPGA 串行 編碼 信號(hào)設(shè)計(jì)
上傳時(shí)間: 2013-11-12
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隨著數(shù)字音頻技術(shù)的不斷發(fā)展,數(shù)字化音頻設(shè)備已廣泛應(yīng)用于廣播電視節(jié)目領(lǐng)域。鑒于專業(yè)數(shù)字音頻設(shè)備越來越多地需求,以及專用接收發(fā)送設(shè)備的復(fù)雜性,本設(shè)計(jì)采用Philips公司的ARM7控制芯片LPC2138結(jié)合音響設(shè)備專用芯片,設(shè)計(jì)一個(gè)簡(jiǎn)單的AES/EBU(AES3)數(shù)字音頻收發(fā)系統(tǒng),實(shí)現(xiàn)了專業(yè)AES3數(shù)字音頻的接收與發(fā)送。實(shí)驗(yàn)顯示,在輸入1 kHz,24 dBu時(shí),本設(shè)計(jì)的總諧波失真小于0.005%,信噪比大于90 dBu。
標(biāo)簽: 2138 AES3 LPC 數(shù)字音頻
上傳時(shí)間: 2013-11-11
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針對(duì)城市道路交叉口的常發(fā)性交通擁堵現(xiàn)象,依據(jù)RFID檢測(cè)系統(tǒng)的特點(diǎn),提出了一種基于物聯(lián)網(wǎng)前端信息采集技術(shù)的交通流檢測(cè)方法。并且對(duì)城市道路交叉口采集到的交通流量相對(duì)增量、車輛的時(shí)間占有率相對(duì)增量以及地點(diǎn)平均車速等信息進(jìn)行了對(duì)比性分析和統(tǒng)計(jì)推導(dǎo),從理論上論證了交通擁擠產(chǎn)生時(shí)的交通流特點(diǎn),然后以此為基礎(chǔ)給出了交通擁擠事件出現(xiàn)時(shí)的判別準(zhǔn)則,構(gòu)造出相應(yīng)的擁擠檢測(cè)指標(biāo)及判別算法。最后利用Matlab編程再結(jié)合實(shí)際交通測(cè)量數(shù)據(jù)驗(yàn)證了算法的正確性。
標(biāo)簽: 物聯(lián)網(wǎng) 智能交通 判別 法的研究
上傳時(shí)間: 2014-12-28
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針對(duì)調(diào)制樣式在不同環(huán)境下的變化,采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法,通過對(duì)不同調(diào)制樣式信號(hào)的解調(diào)模塊的動(dòng)態(tài)加載,來實(shí)現(xiàn)了不同環(huán)境下針對(duì)不同調(diào)制樣式的解調(diào)。這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可擴(kuò)展性,并減低了成本和功耗。該設(shè)計(jì)方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構(gòu)的概念和特點(diǎn),可以對(duì)其它通信信號(hào)處理系統(tǒng)設(shè)計(jì)提供一定的參考。
標(biāo)簽: FPGA 部分動(dòng)態(tài)可重構(gòu) 信號(hào)解調(diào)系統(tǒng)
上傳時(shí)間: 2013-11-11
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在軟件無(wú)線電數(shù)字接收機(jī)中,從AD前端采集過來的數(shù)字信號(hào)頻率高達(dá)72 MHz,如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC,以降低數(shù)字信號(hào)頻率,方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。在很多數(shù)字信號(hào)處理系統(tǒng)中,數(shù)字信號(hào)頻率是非常高的,而后端數(shù)字信號(hào)處理器件幾乎不能滿足系統(tǒng)的實(shí)時(shí)性要求,此時(shí)通過合理的設(shè)計(jì)DDC就可以解決上述問題。
上傳時(shí)間: 2014-12-28
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NiosII軟核處理器是Altera公司開發(fā),基于FPGA操作平臺(tái)使用的一款高速處理器,為了適應(yīng)高速運(yùn)動(dòng)圖像采集,提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì),使用verilog HDL語(yǔ)言完成該接口設(shè)計(jì),最后通過QuartusII軟件,給出了實(shí)驗(yàn)仿真結(jié)果。
標(biāo)簽: NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計(jì)
上傳時(shí)間: 2014-12-28
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現(xiàn)在我們?cè)诔匈?gòu)物付款時(shí)候只要一個(gè)識(shí)別器就可以很快知道價(jià)格,不再是以前的一個(gè)算盤或者計(jì)算器,加快了付款速度,很好地方便了顧客。無(wú)線射頻識(shí)別(RFID)技術(shù)是一種自動(dòng)識(shí)別技術(shù)。每一個(gè)目標(biāo)對(duì)象在射頻讀卡器中對(duì)應(yīng)唯一的電子識(shí)別碼(UID),或者“電子標(biāo)簽”。標(biāo)簽附著在物體上標(biāo)識(shí)目標(biāo)對(duì)象,如紙箱、貨盤或包裝箱等。射頻讀卡器(應(yīng)答器)從電子標(biāo)簽上讀取識(shí)別碼。 表1 RFID頻率 基本的RFID系統(tǒng)由三部分組成:天線或線圈、帶RFID解碼器的收發(fā)器和RFID電子標(biāo)簽(每個(gè)標(biāo)簽具有唯一的電子識(shí)別碼)。表1顯示了常用的四個(gè)RFID頻率及其潛在的應(yīng)用領(lǐng)域。其中,目前商業(yè)上應(yīng)用最廣的是超高頻(UHF),它在供應(yīng)鏈管理中有可能得到廣泛的應(yīng)用。
標(biāo)簽: RFID 讀卡器 設(shè)計(jì)方案
上傳時(shí)間: 2014-12-28
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現(xiàn)場(chǎng)可編程門陣列(FPGA)與模數(shù)轉(zhuǎn)換器(ADC)數(shù)字?jǐn)?shù)據(jù)輸出的接口是一項(xiàng)常見的工程設(shè)計(jì)挑戰(zhàn)。此外,ADC使用多種多樣的數(shù)字?jǐn)?shù)據(jù)樣式和標(biāo)準(zhǔn),使這項(xiàng)挑戰(zhàn)更加復(fù)雜。本資料將告訴您有關(guān)在高速數(shù)據(jù)轉(zhuǎn)換器實(shí)現(xiàn)方案中使用LVDS的應(yīng)用訣竅和技巧。
上傳時(shí)間: 2013-10-09
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在基于ASIC或FPGA的設(shè)計(jì)中,設(shè)計(jì)人員必須認(rèn)真考慮某些性能標(biāo)準(zhǔn),他們面臨的挑戰(zhàn)主要體現(xiàn)在面積、速度和功耗方面。 與ASIC一樣,供應(yīng)商在FPGA設(shè)計(jì)中也需要應(yīng)對(duì)面積和速度的挑戰(zhàn)。隨著門數(shù)不斷增加,F(xiàn)PGA需要更大的面積和尺寸來適應(yīng)更多的應(yīng)用,設(shè)計(jì)工具需要采用更好的算法以便更有效地利用面積。不斷演進(jìn)的FPGA技術(shù)也給設(shè)計(jì)人員帶來一系列新的挑戰(zhàn),電源利用率就是其中之一,這對(duì)于為手持或便攜式設(shè)備設(shè)計(jì)基于FPGA的嵌入式系統(tǒng)來說是急需解決的問題。
標(biāo)簽: FPGA MPU 手持設(shè)備 功耗
上傳時(shí)間: 2013-11-14
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本部門所承擔(dān)的FPGA設(shè)計(jì)任務(wù)主要是兩方面的作用:系統(tǒng)的原型實(shí)現(xiàn)和ASIC的原型驗(yàn)證。編寫本流程的目的是: l 在于規(guī)范整個(gè)設(shè)計(jì)流程,實(shí)現(xiàn)開發(fā)的合理性、一致性、高效性。 l 形成風(fēng)格良好和完整的文檔。 l 實(shí)現(xiàn)在FPGA不同廠家之間以及從FPGA到ASIC的順利移植。 l 便于新員工快速掌握本部門FPGA的設(shè)計(jì)流程。
標(biāo)簽: FPGA 華為 設(shè)計(jì)流程
上傳時(shí)間: 2013-11-24
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