ALTERA公司：用ModelSimSE進行功能仿真和時序仿真的方法(ALTERA篇)之學習筆記
標簽： ModelSimSE 時序仿真
上傳時間： 2013-11-08
上傳用戶：qingdou
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-10-20
上傳用戶：lingfei
我近期計劃陸續整理出以下幾個方面的學習筆記：初學 ModelSimSE 時被迷糊了幾天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真庫的詳細步驟；用 ModelSimSE 進行功能仿真和時序仿真的方法（ALTERA 篇）；ModelSimSE 中常用到的幾個命令及 DO文件的學習筆記；近來學到的幾招 TestBench 的技巧
上傳時間： 2013-11-05
上傳用戶：lou45566
ISIS 有一個很完善的圖形系統允許你自定義原理圖所包含項目的外觀比如線條格式,填充色,文本的字體,文本的效果等等… 這個系統非常強大并且允許你自己定義部分或者全部的原理圖的全部外觀,同時允許加載某些對象到你本地的外觀屬性. 在ISIS中所有的圖形對象都是根據圖形格式所畫出. 圖形格式(graphics style)是一個完整的描述,關于怎樣去畫出和填充一個圖形(比如一條線條,一個方框,圓或別的)并且包含線條的格式(實心線,點線,虛線等等),寬度,顏色,填充格式,填充的前臺色和背景色,等等..同樣,所有的標號(label)和文字塊(cript blocks)在ISIS(終端標號,管腳名,等等)都是根據文本格式所畫出來.文本格式(Text style)是一個完整的描述,關于怎樣去畫出一些文本和包含字體的屬性(比如:亞洲字體,羅馬字體,等等),字符的高度,寬度,顏色,等等… 在ISIS 中,大多數的對象,例如2D圖形,線條,終端標號,等等…每一個都有屬于自己的格式以便他們能被定義,也就是說,比如,一條線條和另外一條線條有不同的外觀. 這些項目作為這個對象的格式被設定,別的對象比如管腳名,子電路體,等等 是早已經被預先定義好的格式,因此這些對象只能定義要么全有要么全無的特性,也就是說,比如,子電路體可以有不同的你所想要的外觀,但是所有的子電路體必須有相同的外觀.
上傳時間： 2013-10-11
上傳用戶：qwer0574
Proteus是Labcenter公司出品的電路分析、實物仿真系統，而Keil是目前世界上最好的51單片機匯編和C語言的集成開發環境。它支持匯編與C的混合編程，同時具備強大的軟件仿真和硬件仿真。Proteus能夠很方便的和與Keil、Maplab IDE等編譯器模擬軟件結合。本文我們將介紹如何將這兩個軟件快速集成起來。
上傳時間： 2013-11-20
上傳用戶：fdmpy
看到別人制作的機器人，你有沒有想過自己做也能作一個機器人出來呢? 只是想想可不行，跟我們一起動起來吧！本文的六足機器昆蟲就是用了廉價又好加工的PVC 材料來制作的。本文有詳細的制作過程記錄，同時給出了非常詳細的工具和材料獲得方式。DIY 黨人要速度圍觀。
上傳時間： 2013-11-16
上傳用戶：xiaohanhaowei
創新、效能、卓越是ADI公司的文化支柱。作為業界公認的全球領先數據轉換和信號調理技術領先者，我們除了提供成千上萬種產品以外，還開發了全面的設計工具，以便客戶在整個設計階段都能輕松快捷地評估電路。
上傳時間： 2013-10-18
上傳用戶：cxl274287265
中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標簽： UltraScale Xilinx 架構
上傳時間： 2013-11-21
上傳用戶：wxqman
頻譜分析儀的主要工作原理 接收到的中頻模擬信號經過A/D轉換為14位的數字信 號，首先對數字信號進行數字下變頻（DDC），得到I路、Q路信號，然后根據控制信號對I路、Q路信號進行抽取濾波，使用CIC抽取濾波器完成，然后在分 別對I路、Q路信號分別進行低通濾波，濾波器采用FIR濾波器和半帶濾波器相結合的方式，然后對信號進行加窗、FFT（對頻譜進行分析時進行FFT運算， 對功率譜進行分析時不進行FFT運算）、I路和Q路平方求和、求平均。最后將輸出的數據送入到DSP中進行顯示與控制的后續處理。
上傳時間： 2013-11-14
上傳用戶：leixinzhuo
完整性高的FPGA-PCB系統化協同設計工具 Cadence OrCAD and Allegro FPGA System Planner便可滿足較復雜的設計及在設計初級產生最佳的I/O引腳規劃，并可透過FSP做系統化的設計規劃，同時整合logic、schematic、PCB同步規劃單個或多個FPGA pin的最佳化及layout placement，借由整合式的界面以減少重復在design及PCB Layout的測試及修正的過程及溝通時間，甚至透過最佳化的pin mapping、placement后可節省更多的走線空間或疊構。 Specifying Design Intent 在FSP整合工具內可直接由零件庫選取要擺放的零件，而這些零件可直接使用PCB內的包裝，預先讓我們同步規劃FPGA設計及在PCB的placement。
標簽： Allegro Planner System FPGA
上傳時間： 2013-10-19
上傳用戶：shaojie2080
