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U-IP

  • wp379 AXI4即插即用IP

    In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.

    標簽: AXI4 379 wp 即插即用

    上傳時間: 2013-11-11

    上傳用戶:csgcd001

  • 充分利用IP以及拓撲規(guī)劃提高PCB設計效率

    本文探討的重點是PCB設計人員利用IP,并進一步采用拓撲規(guī)劃和布線工具來支持IP,快速完成整個PCB設計。從圖1可以看出,設計工程師的職責是通過布局少量必要元件、并在這些元件之間規(guī)劃關鍵互連路徑來獲取IP。一旦獲取到了IP,就可將這些IP信息提供給PCB設計人員,由他們完成剩余的設計。 圖1:設計工程師獲取IP,PCB設計人員進一步采用拓撲規(guī)劃和布線工具支持IP,快速完成整個PCB設計。現(xiàn)在無需再通過設計工程師和PCB設計人員之間的交互和反復過程來獲取正確的設計意圖,設計工程師已經獲取這些信息,并且結果相當精確,這對PCB設計人員來說幫助很大。在很多設計中,設計工程師和PCB設計人員要進行交互式布局和布線,這會消耗雙方許多寶貴的時間。從以往的經歷來看交互操作是必要的,但很耗時間,且效率低下。設計工程師提供的最初規(guī)劃可能只是一個手工繪圖,沒有適當比例的元件、總線寬度或引腳輸出提示。隨著PCB設計人員參與到設計中來,雖然采用拓撲規(guī)劃技術的工程師可以獲取某些元件的布局和互連,不過,這個設計可能還需要布局其它元件、獲取其它IO及總線結構和所有互連才能完成。PCB設計人員需要采用拓撲規(guī)劃,并與經過布局的和尚未布局的元件進行交互,這樣做可以形成最佳的布局和交互規(guī)劃,從而提高PCB設計效率。隨著關鍵區(qū)域和高密區(qū)域布局完成及拓撲規(guī)劃被獲取,布局可能先于最終拓撲規(guī)劃完成。因此,一些拓撲路徑可能必須與現(xiàn)有布局一起工作。雖然它們的優(yōu)先級較低,但仍需要進行連接。因而一部分規(guī)劃圍繞布局后的元件產生了。此外,這一級規(guī)劃可能需要更多細節(jié)來為其它信號提供必要的優(yōu)先級。

    標簽: PCB 利用IP 拓撲規(guī)劃

    上傳時間: 2014-01-14

    上傳用戶:lz4v4

  • UG157 LogiCORE IP Initiator/Ta

    UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南

    標簽: Initiator LogiCORE 157 UG

    上傳時間: 2013-10-13

    上傳用戶:heheh

  • GDS-1000A-U 數(shù)字示波器

    GDS-1000A-U 數(shù)字示波器 使用說明書

    標簽: 1000 GDS A-U 數(shù)字示波器

    上傳時間: 2013-11-16

    上傳用戶:JIUSHICHEN

  • U盤電路原理與維修技術

    U盤電路原理與維修技術

    標簽: U盤 電路原理 維修技術

    上傳時間: 2014-04-30

    上傳用戶:immanuel2006

  • U盤不顯示盤符

    U盤不顯示盤符

    標簽: U盤 盤符

    上傳時間: 2013-12-26

    上傳用戶:1595690

  • 如何仿真IP核(建立modelsim仿真庫完整解析)

      IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有兩個文件對我們比較有用,假設生成了一個 asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調用了 xilinx 行為模型庫的模塊,仿真時該文件也要加入工程。(在 ISE中點中該核,在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。

    標簽: modelsim 仿真 IP核 仿真庫

    上傳時間: 2013-11-02

    上傳用戶:誰偷了我的麥兜

  • 訪問TCP/IP協(xié)議棧的vxd例子

    訪問TCP/IP協(xié)議棧的vxd例子

    標簽: TCP vxd IP 訪問

    上傳時間: 2015-01-03

    上傳用戶:chenjjer

  • 記錄IP/TCP/UDP/ICMP網絡包日志

    記錄IP/TCP/UDP/ICMP網絡包日志

    標簽: ICMP TCP UDP IP

    上傳時間: 2014-12-02

    上傳用戶:cx111111

  • OICQ黑客工具。可以查看對方IP地址

    OICQ黑客工具。可以查看對方IP地址,發(fā)匿名信,炸對方等

    標簽: OICQ 黑客 地址

    上傳時間: 2015-01-03

    上傳用戶:壞天使kk

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