VERILOG HDL綜合實(shí)驗(yàn)源代碼，比較實(shí)用
標(biāo)簽： verilog HDL 實(shí)驗(yàn) 源代碼
上傳時(shí)間： 2016-01-19
上傳用戶：tb_6877751
用VERILOG HDL寫的數(shù)字時(shí)鐘,已經(jīng)在開發(fā)板上驗(yàn)證過的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!
標(biāo)簽： Verilog HDL 數(shù)字時(shí)鐘 開發(fā)板
上傳時(shí)間： 2013-12-03
上傳用戶：lnnn30
占用資源少的VERILOG HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)
標(biāo)簽： verilog 115200 uart HDL
上傳時(shí)間： 2013-12-28
上傳用戶：kikye
verilog設(shè)計(jì)練習(xí)進(jìn)階,針對(duì)的讀者是 VERILOG HDL的初學(xué)者。
標(biāo)簽： verilog hdl 進(jìn)階 初學(xué)者
上傳時(shí)間： 2014-01-24
上傳用戶：thinode
this is a VERILOG HDL language referance book , tell you the basic useage of this language.
標(biāo)簽： language this referance verilog
上傳時(shí)間： 2016-02-06
上傳用戶：日光微瀾
Quick Reference for VERILOG HDL
標(biāo)簽： Reference Verilog Quick HDL
上傳時(shí)間： 2016-02-08
上傳用戶：時(shí)代電子小智
第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 VERILOG HDL設(shè)計(jì)方法概述 第三章 VERILOG HDL的基本語法 第四章 不同抽象級(jí)別的VERILOG HDL模型 第五章 基本運(yùn)算邏輯和它們的VERILOG HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯 第七章 有限狀態(tài)機(jī)和可綜合風(fēng)格的VERILOG HDL
標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理 基本概念
上傳用戶：ardager
非常號(hào)的VERILOG HDL教學(xué)源碼，大家多
標(biāo)簽： Verilog HDL 源碼
上傳時(shí)間： 2014-01-06
上傳用戶：plsee
VERILOG HDL 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter4
標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計(jì)
上傳時(shí)間： 2014-01-03
上傳用戶：cooran
VERILOG HDL 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter5
上傳時(shí)間： 2013-12-26
上傳用戶：agent
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