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VeriLog

VeriLogHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VeriLogHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。[1]

用VeriLog實現(xiàn)濾波器的功能

用VeriLog實現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實現(xiàn)

標(biāo)簽： VeriLog 濾波器

上傳時間： 2013-12-14

上傳用戶：lanhuaying
ALTERA sdram vhdl與VeriLog參考設(shè)計

ALTERA sdram vhdl與VeriLog參考設(shè)計

標(biāo)簽： VeriLog ALTERA sdram vhdl

上傳時間： 2014-01-03

上傳用戶：趙云興
用VeriLog寫的很好的cpu core

用VeriLog寫的很好的cpu core

標(biāo)簽： VeriLog core cpu

上傳時間： 2015-04-17

上傳用戶：海陸空653
初學(xué)VeriLog HDL時找的好資料大家共享

初學(xué)VeriLog HDL時找的好資料大家共享

標(biāo)簽： VeriLog HDL 家

上傳時間： 2015-04-19

上傳用戶：wfeel
一個很好的利用VeriLog編程實現(xiàn)的cpu程序

一個很好的利用VeriLog編程實現(xiàn)的cpu程序，一定要好好利用。

標(biāo)簽： VeriLog cpu 編程實現(xiàn) 程序

上傳時間： 2015-04-20

上傳用戶：luopoguixiong
是VeriLog例子。初級適用。包括了簡單的例子。

是VeriLog例子。初級適用。包括了簡單的例子。

標(biāo)簽： VeriLog

上傳時間： 2013-12-25

上傳用戶：lixinxiang
VeriLog HDL程序

VeriLog HDL程序，對硬件開發(fā)有興趣或需要的朋友趕快down下來

標(biāo)簽： VeriLog HDL 程序

上傳時間： 2014-12-09

上傳用戶：com1com2
openaccess與VeriLog互相轉(zhuǎn)化時所用的源代碼

openaccess與VeriLog互相轉(zhuǎn)化時所用的源代碼，在安裝了openaccess的windows和linux上都可以使用。

標(biāo)簽： openaccess VeriLog 轉(zhuǎn)化源代碼

上傳時間： 2015-04-23

上傳用戶：maizezhen
用VeriLog DHL語言編寫的一個數(shù)字鐘程序,除了基本計數(shù),還具有校時,鬧鐘功能

用VeriLog DHL語言編寫的一個數(shù)字鐘程序,除了基本計數(shù),還具有校時,鬧鐘功能

標(biāo)簽： VeriLog DHL 語言編寫

上傳時間： 2013-12-15

上傳用戶：維子哥哥
pic cpu source code. it is writed in the VeriLog source code. it can work on the 40Mhz high speed.

pic cpu source code. it is writed in the VeriLog source code. it can work on the 40Mhz high speed.

標(biāo)簽： source code the VeriLog

上傳時間： 2014-01-22

上傳用戶：曹云鵬

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VeriLog

用VeriLog實現(xiàn)濾波器的功能

ALTERA sdram vhdl與VeriLog參考設(shè)計

用VeriLog寫的很好的cpu core

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一個很好的利用VeriLog編程實現(xiàn)的cpu程序

是VeriLog例子。初級適用。包括了簡單的例子。

VeriLog HDL程序

openaccess與VeriLog互相轉(zhuǎn)化時所用的源代碼

用VeriLog DHL語言編寫的一個數(shù)字鐘程序,除了基本計數(shù),還具有校時,鬧鐘功能

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