VeriLog hdl教程135例:VeriLog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，9-10章
標簽： VeriLog hdl 135 C語言
上傳時間： 2013-12-26
上傳用戶：qb1993225
VeriLog hdl教程135例:VeriLog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，11-12章
上傳時間： 2015-03-24
上傳用戶：zhaoq123
這是一個VeriLog HDL編寫的RISC cpu的程序，該程序共10個子程序，實現(xiàn)了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。
標簽： VeriLog RISC HDL cpu
上傳時間： 2015-03-26
上傳用戶：qiao8960
減1計數(shù)器 一、設計要求 用VeriLog HDL語言設計一個計數(shù)器。 要求計數(shù)器具有異步置位/復位功能，可以進行自增和自減計數(shù)，其計數(shù)周期為2^N（N為二進制位數(shù)）。 二、設計原理 輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當前計數(shù)器數(shù)據(jù)輸出； clock：時鐘脈沖； count_en：計數(shù)器計數(shù)使能控制（1：計數(shù)/0：停止計數(shù)）； updown：計數(shù)器進行自加/自減運算控制（1：自加/0：自減）； load_d
標簽： VeriLog 計數(shù)器 HDL 減
上傳時間： 2015-03-28
上傳用戶：zycidjl
這是一堆VeriLog的source code.包含許多常用的小電路.還不錯用.
標簽： VeriLog source code
上傳時間： 2015-03-29
上傳用戶：lanwei
加法器（使用VeriLog編寫的）,雖然簡單，但是這也是學習VeriLog最基礎的東西！希望大家一起學習！
標簽： VeriLog 加法器 編寫
上傳時間： 2013-12-10
上傳用戶：410805624
這是用VeriLog寫的一個簡單的處理器，雖然只具有5個指令，但是可以透過這個範例，來了解到cpu的架構，與如何開發(fā)處理器，相信會有很大的啟發(fā)。
標簽： VeriLog
上傳時間： 2014-12-08
上傳用戶：ikemada
用VeriLog編寫的網(wǎng)卡芯片rtl級。前仿后仿都通過了，可以在modelsim上運行察看
標簽： VeriLog rtl 編寫 網(wǎng)卡芯片
上傳時間： 2015-03-31
上傳用戶：lxm
結合XILINXCPLD所做的模擬RS232通信VeriLog源程序
標簽： XILINXCPLD VeriLog 232 RS
上傳用戶：hustfanenze
能綜合的YCrCb2RGB模塊（VeriLog)_采用3級流水線,用fpga做小數(shù)運算，還有就是流水線技術
標簽： YCrCb2RGB VeriLog fpga 模塊
上傳時間： 2013-12-06
上傳用戶：aa17807091
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