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Verilog基本電路設(shè)(shè)計(jì)指導(dǎo)(dǎo)書

Lwip協(xié)議與設(shè)計實現(xiàn)[繁] 修改自簡體版本修改常用語等以方便繁體網(wǎng)友 [chao chi]

Lwip協(xié)議與設(shè)計實現(xiàn)[繁] 修改自簡體版本修改常用語等以方便繁體網(wǎng)友 [chao chi]

標(biāo)簽： Lwip chao chi 修改

上傳時間： 2015-11-01

上傳用戶：xuan‘nian
用來設(shè)定中斷TIMER0把計算出來的秒數(shù)輸出

用來設(shè)定中斷TIMER0把計算出來的秒數(shù)輸出

標(biāo)簽： TIMER0

上傳時間： 2015-11-08

上傳用戶：ddddddos
以ASAP光學(xué)模擬軟體來設(shè)計及建構(gòu)顯示器背光源模組,並測試其可行性

以ASAP光學(xué)模擬軟體來設(shè)計及建構(gòu)顯示器背光源模組,並測試其可行性

標(biāo)簽： ASAP 模可行性背光源

上傳時間： 2015-11-13

上傳用戶：lacsx
wdm驅(qū)動開發(fā)設(shè)計手冊的完整源碼, 網(wǎng)上少有

wdm驅(qū)動開發(fā)設(shè)計手冊的完整源碼, 網(wǎng)上少有

標(biāo)簽： wdm 驅(qū)動手冊

上傳時間： 2015-11-25

上傳用戶：cc1
USB audio card 音效卡設(shè)計原理圖,說明及源碼

USB audio card 音效卡設(shè)計原理圖,說明及源碼

標(biāo)簽： audio card USB

上傳時間： 2015-11-27

上傳用戶：bruce
C++BUILDER 模仿RS232 設(shè)備發(fā)出XONXOFF 軟體流量控制訊號,含源碼可更該Baudrate 基本為7.E.2

C++BUILDER 模仿RS232 設(shè)備發(fā)出XONXOFF 軟體流量控制訊號,含源碼可更該Baudrate 基本為7.E.2

標(biāo)簽： Baudrate BUILDER XONXOFF 232

上傳時間： 2014-12-20

上傳用戶：linlin
類神經(jīng)網(wǎng)路的基本運算-TLU,為所有學(xué)習(xí)類神經(jīng)入門的的第一個演算法,單一的neural做簡易的training,雖無法解xor的問題,但卻是人類史上的類神經(jīng)的第一步.

類神經(jīng)網(wǎng)路的基本運算-TLU,為所有學(xué)習(xí)類神經(jīng)入門的的第一個演算法,單一的neural做簡易的training,雖無法解xor的問題,但卻是人類史上的類神經(jīng)的第一步.

標(biāo)簽： training neural TLU xor

上傳時間： 2015-12-02

上傳用戶：851197153
以DSP為基礎(chǔ)之?dāng)?shù)位濾波器之設(shè)計,本計劃即是利用數(shù)位訊號處理(DSP)來設(shè)計無限脈衝響應(yīng)(IIR)及有限脈衝響應(yīng)(FIR)濾波器。

以DSP為基礎(chǔ)之?dāng)?shù)位濾波器之設(shè)計,本計劃即是利用數(shù)位訊號處理(DSP)來設(shè)計無限脈衝響應(yīng)(IIR)及有限脈衝響應(yīng)(FIR)濾波器。

標(biāo)簽： DSP IIR FIR 濾波器

上傳時間： 2013-12-25

上傳用戶：kristycreasy
經(jīng)典教程,錢能的c++程序設(shè)計教程,找了好久的

經(jīng)典教程,錢能的c++程序設(shè)計教程,找了好久的

標(biāo)簽： 教程程序

上傳時間： 2014-01-11

上傳用戶：417313137
采用Verilog HDL硬件語言設(shè)計,實現(xiàn)基本的公用電話計費功能,設(shè)計完整.

采用Verilog HDL硬件語言設(shè)計,實現(xiàn)基本的公用電話計費功能,設(shè)計完整.

標(biāo)簽： Verilog HDL 硬件語言設(shè)計電話

上傳時間： 2014-01-11

上傳用戶：tzl1975

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