用Verilog實現(xiàn)基于FPGA的通用分頻器
標簽: Verilog FPGA 分頻器
上傳時間: 2013-08-30
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以verilog HDL 語言編寫的一首歌曲,可供初學者借鑒
標簽: verilog HDL 語言 編寫
上傳時間: 2013-09-05
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介紹X,Y電容的一片通俗易懂的資料
標簽: 電容
上傳時間: 2013-10-30
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關鍵詞 CAN報文對象的FIFO模式應用摘 要 CAN通信實驗
標簽: FIFO CAN 通信 實驗
上傳時間: 2013-11-03
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設計工程師通常在FPGA上實現(xiàn)FIFO(先進先出寄存器)的時候,都會使用由芯片提供商所提供的FIFO。但是,由于其通用性使得其針對性變差,某些情況下會變得不方便或者將增加硬件成本。此時,需要進行自行FIFO設計。本文提供了一種基于信元的FIFO設計方法以供設計者在適當?shù)臅r候選用。這種方法也適合于不定長包的處理。
標簽: FPGA FIFO 信元 設計方法
上傳時間: 2014-01-13
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上傳時間: 2013-11-05
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vhdl編寫的fifo程序
標簽: vhdl fifo 編寫 程序
上傳時間: 2014-01-05
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一個完成的FIFO算法
標簽: FIFO 算法
上傳時間: 2014-12-21
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Synthesizable Verilo---syntax and semantics一本很好的關于verilog可綜合設計的參考書
標簽: Synthesizable semantics verilog Verilo
上傳時間: 2015-02-16
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介紹了一種在DSP 仿真環(huán)境下,采用C 語言對FLA SH 進行在系統(tǒng)編程( ISP)的 方法,同時介紹了TM S320VC5402 的Boo t loader 原理,給出了DSP 的并行FLA SH 引導功能實現(xiàn) 方案,并且給出了一個簡單的測試實例
標簽: DSP FLA loader 5402
上傳時間: 2014-10-12
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