1.c企業發放的獎金根據利潤提成。 2.c 計算器 3.c 班級通信錄 4.c 求x的y方的低三位值 5.c a b 兩數組分別正逆序相加
標簽: 利潤 分 計算器 數組
上傳時間: 2014-08-24
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AES的Verilog實現,用于加密的算法硬件實現!
標簽: Verilog AES 加密 算法
上傳時間: 2016-04-05
上傳用戶:亞亞娟娟123
這是verilog黃金參考指南的中文版本,對學習verilog有很大幫助!
標簽: verilog 版本
上傳時間: 2014-01-09
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Verilog 實現一對多的雙向端口選擇通信
標簽: Verilog 雙向端口 通信
上傳時間: 2016-04-27
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FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用
標簽: Verilog ASSIGN ALWAYS FPGA
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人民郵電出版社<<設計與驗證verilog hdl >>一書的配套光盤,包含書上所有原代碼,特別是狀態機部分,值得學習
標簽: verilog lt gt hdl
上傳時間: 2013-12-27
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可預取的fifo 的fpga 設計代碼,滿足異步時鐘的操作
標簽: fifo fpga 代碼
上傳時間: 2014-01-19
上傳用戶:er1219
實現了USB接口。介紹了如何使用VERILOG語言實現USB的程序設計。
標簽: USB VERILOG 接口 如何使用
上傳時間: 2016-05-01
上傳用戶:ynwbosss
FIFO(先進先出隊列)通常用于數據的緩存和用于容納異步信號的頻率或相位的差異。本FIFO的實現是利用 雙口RAM 和讀寫地址產生模塊來實現的.FIFO的接口信號包括異步的寫時鐘(wr_clk)和讀時鐘(rd_clk)、 與寫時鐘同步的寫有效(wren)和寫數據(wr_data) 、與讀時鐘同步的讀有效(rden)和讀數據(rd_data) 為了實現正確的讀寫和避免FIFO的上溢或下溢,給出與讀時鐘和寫時鐘分別同步的FIFO的空標志(empty)和 滿標志(full)以禁止讀寫操作。
標簽: FIFO wr_clk RAM 隊列
上傳時間: 2014-01-25
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這是用Verilog HDL編好的2選一數據選擇器 可以直接使用 沒有密碼
標簽: Verilog HDL 數據選擇器 密碼
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