關于如何寫Verilog測試臺的文檔，對于測試程序很有幫助噢
標簽： Verilog 測試 文檔
上傳時間： 2014-11-23
上傳用戶：baitouyu
verilog 經典例子的源碼 非常適用于初學verilog的朋友們
標簽： verilog 源碼
上傳時間： 2017-08-19
上傳用戶：zsjinju
verilog語言寫的一個四層電梯程序，有優先級的判斷。
標簽： verilog 語言 電梯 程序
上傳時間： 2013-12-09
上傳用戶：450976175
數據結構課程設計 數據結構B+樹 B+ tree Library
標簽： Library tree 數據結構 樹
上傳時間： 2013-12-31
上傳用戶：semi1981
多國語言開發元件 6.3.0.1 for Delphi and BCB and BDS
標簽： and Delphi for BCB
上傳時間： 2013-12-15
上傳用戶：zhanditian
用電路圖所設計的counter 淺顯易懂~~~~
標簽： counter
上傳時間： 2013-12-10
上傳用戶：2467478207
用vhdl設計的一個FIFO存儲器
標簽： vhdl FIFO 存儲器
上傳時間： 2017-09-09
上傳用戶：stampede
利用sram技術設計的一個FIFO
標簽： sram FIFO
上傳時間： 2013-12-17
上傳用戶：agent
這是VERILOG語言編寫的程序,可在FPGA板上運行.有很大的作用.謝謝.
標簽： VERILOG FPGA 語言 編寫
上傳時間： 2017-09-10
上傳用戶：qiao8960
基于VHDL（verilog）語言的UART的設計與實現。全面模仿AVR的UART功能，與AVR直接實現接口調試。資料全面完整。
標簽： UART verilog VHDL AVR
上傳時間： 2017-09-20
上傳用戶：zxc23456789
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