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Verilog語言的fifo設(shè)(shè)計(jì)

《C++ 程式語言經(jīng)典本》

《C++ 程式語言經(jīng)典本》，The C++ Programming Language, 3rd edition 中譯本的序、第一章、第二章、第三章、附錄Ｂ的電子檔此處採用的是由華康科技所開發(fā)的 DynaDoc 格式。內(nèi)附DynaDoc 閱覽器

標(biāo)簽： 程式

上傳時(shí)間： 2014-12-06

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單片機(jī)C語言編程與實(shí)例

單片機(jī)C語言編程與實(shí)例，比assembly language容易掌握，幫助建立較複雜的自動(dòng)化系統(tǒng)

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上傳時(shí)間： 2016-07-26

上傳用戶：wangchong
中文自然語言處理相關(guān)程式

中文自然語言處理相關(guān)程式，包括中文字頻統(tǒng)計(jì)及Jensen-Shannon Divergence計(jì)算程式，並包含古典文獻(xiàn)範(fàn)例

標(biāo)簽： 程式

上傳時(shí)間： 2014-11-27

上傳用戶：熊少鋒
用Verilog語言編寫的FPGA控制PWM的程序

用Verilog語言編寫的FPGA控制PWM的程序.利用碼盤脈沖進(jìn)行調(diào)速,進(jìn)行過簡單試驗(yàn),可用.沒有經(jīng)過長期驗(yàn)證.做簡單修改即可應(yīng)用!

標(biāo)簽： Verilog FPGA PWM 語言

上傳時(shí)間： 2013-08-16

上傳用戶：梧桐
verilog HDL 編寫的PWM

verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

標(biāo)簽： verilog HDL PWM 編寫

上傳時(shí)間： 2013-08-30

上傳用戶：aa54
基于Verilog HDL語言的FPGA源程序

本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時(shí)性更高。

標(biāo)簽： Verilog FPGA HDL 語言

上傳時(shí)間： 2013-09-01

上傳用戶：1417818867
CAN通信實(shí)驗(yàn)報(bào)文對象的FIFO緩沖器應(yīng)用

關(guān)鍵詞 CAN報(bào)文對象的FIFO模式應(yīng)用摘要 CAN通信實(shí)驗(yàn)

標(biāo)簽： FIFO CAN 通信實(shí)驗(yàn)

上傳時(shí)間： 2013-11-03

上傳用戶：kernor
Verilog HDL入門的教材

本書是介紹Verilog HDL入門的教材，希望對各位朋友有用

標(biāo)簽： Verilog HDL 教材

上傳時(shí)間： 2014-01-07

上傳用戶：xiaozhiqban
在FPGA中基于信元的FIFO設(shè)計(jì)方法實(shí)戰(zhàn)方法

　　設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對性變差，某些情況下會(huì)變得不方便或者將增加硬件成本。此時(shí)，需要進(jìn)行自行FIFO設(shè)計(jì)。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長包的處理。

標(biāo)簽： FPGA FIFO 信元設(shè)計(jì)方法

上傳時(shí)間： 2014-01-13

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Verilog HDL入門的教材

本書是介紹Verilog HDL入門的教材，希望對各位朋友有用

標(biāo)簽： Verilog HDL 教材

上傳時(shí)間： 2015-01-01

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