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設(shè)計工程師通常在FPGA上實現(xiàn)FIFO(先進(jìn)先出寄存器)的時候，都會使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對性變差，某些情況下會變得不方便或者將增加硬件成本。此時，需要進(jìn)行自行FIFO設(shè)計。本文提供了一種基于信元的FIFO設(shè)計方法以供設(shè)計者在適當(dāng)?shù)臅r候選用。這種方法也適合于不定長包的處理。
標(biāo)簽： FPGA FIFO 信元 設(shè)計方法
上傳時間： 2013-11-05
上傳用戶：ch3ch2oh
C語言標(biāo)準(zhǔn)文檔.
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上傳時間： 2015-01-16
上傳用戶：上善若水
Snake 多語言版 詳細(xì):http://bbs.strongd.net/viewthread.php?tid=197
標(biāo)簽： viewthread strongd Snake http
上傳時間： 2014-01-01
上傳用戶：kikye
用verilog HDL寫的操作SRAM的源碼
標(biāo)簽： verilog SRAM HDL 操作
上傳時間： 2015-02-07
上傳用戶：sy_jiadeyi
vhdl編寫的fifo程序
標(biāo)簽： vhdl fifo 編寫 程序
上傳時間： 2014-01-05
上傳用戶：拔絲土豆
一個完成的FIFO算法
標(biāo)簽： FIFO 算法
上傳時間： 2014-12-21
上傳用戶：zhangliming420
CRC算法和C語言實現(xiàn)
標(biāo)簽： CRC 算法
上傳時間： 2013-12-18
上傳用戶：pompey
介紹了一種在DSP 仿真環(huán)境下,采用C 語言對FLA SH 進(jìn)行在系統(tǒng)編程( ISP)的 方法,同時介紹了TM S320VC5402 的Boo t loader 原理,給出了DSP 的并行FLA SH 引導(dǎo)功能實現(xiàn) 方案,并且給出了一個簡單的測試實例
標(biāo)簽： DSP FLA loader 5402
上傳時間： 2014-10-12
上傳用戶：caixiaoxu26
verilog實現(xiàn)ALU的源代碼，并提供了一個詳細(xì)的測試平臺！
標(biāo)簽： verilog ALU 源代碼
上傳時間： 2015-03-23
上傳用戶：aysyzxzm
這是一個Verilog HDL編寫的RISC cpu的程序，該程序共10個子程序，實現(xiàn)了簡單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計方法。該程序通過了modelsim仿真驗證。
標(biāo)簽： Verilog RISC HDL cpu
上傳時間： 2015-03-26
上傳用戶：qiao8960
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