PLD與8051接口的參考設(shè)計(jì) Xilinx提供的verilog源代碼
標(biāo)簽： verilog Xilinx 8051 PLD
上傳時(shí)間： 2014-01-01
上傳用戶：xzt
以太網(wǎng)10/100M IP核Verilog源碼，可綜合。
標(biāo)簽： Verilog 100 10 以太網(wǎng)
上傳時(shí)間： 2015-04-16
上傳用戶：zhyiroy
一個(gè)嵌入式RISC CPU 的Verilog 設(shè)計(jì)源碼，可綜合。內(nèi)含詳細(xì)的設(shè)計(jì)文擋。
標(biāo)簽： Verilog RISC CPU 嵌入式
上傳用戶：tianjinfan
用verilog實(shí)現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實(shí)現(xiàn)
標(biāo)簽： verilog 濾波器
上傳時(shí)間： 2013-12-14
上傳用戶：lanhuaying
ALTERA sdram vhdl與verilog參考設(shè)計(jì)
標(biāo)簽： verilog ALTERA sdram vhdl
上傳時(shí)間： 2014-01-03
上傳用戶：趙云興
用verilog寫的很好的cpu core
標(biāo)簽： verilog core cpu
上傳時(shí)間： 2015-04-17
上傳用戶：海陸空653
學(xué)習(xí)使用HDL Bencher生成測(cè)試積累，并直接調(diào)用ModelSim進(jìn)行仿真的方法.
標(biāo)簽： Bencher HDL 測(cè)試 積累
上傳時(shí)間： 2015-04-19
上傳用戶：qb1993225
一個(gè)很好的利用verilog編程實(shí)現(xiàn)的cpu程序，一定要好好利用。
標(biāo)簽： verilog cpu 編程實(shí)現(xiàn) 程序
上傳時(shí)間： 2015-04-20
上傳用戶：luopoguixiong
是verilog例子。初級(jí)適用。包括了簡(jiǎn)單的例子。
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-25
上傳用戶：lixinxiang
openaccess與verilog互相轉(zhuǎn)化時(shí)所用的源代碼，在安裝了openaccess的windows和linux上都可以使用。
標(biāo)簽： openaccess verilog 轉(zhuǎn)化 源代碼
上傳時(shí)間： 2015-04-23
上傳用戶：maizezhen
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