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Verilog hdl

第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog hdl設(shè)計(jì)方法概述第三章 Verilog hdl的基本語(yǔ)法第四章不同抽象級(jí)別的Verilog hdl模型

第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog hdl設(shè)計(jì)方法概述第三章 Verilog hdl的基本語(yǔ)法第四章不同抽象級(jí)別的Verilog hdl模型第五章基本運(yùn)算邏輯和它們的Verilog hdl模型第六章運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯第七章有限狀態(tài)機(jī)和可綜合風(fēng)格的Verilog hdl

標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理基本概念

上傳時(shí)間： 2016-02-08

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非常號(hào)的Verilog hdl教學(xué)源碼

非常號(hào)的Verilog hdl教學(xué)源碼，大家多

標(biāo)簽： Verilog HDL 源碼

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Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter4

Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter4

標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計(jì)

上傳時(shí)間： 2014-01-03

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Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter5

Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter5

標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計(jì)

上傳時(shí)間： 2013-12-26

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VerilogHDL_advanced_digital_design_code_Ch6 Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼ch6

VerilogHDL_advanced_digital_design_code_Ch6 Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼ch6

標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL

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VerilogHDL_advanced_digital_design_code_Ch7 Verilog hdl 高級(jí)數(shù)字設(shè)計(jì) 源碼ch7

VerilogHDL_advanced_digital_design_code_Ch7 Verilog hdl 高級(jí)數(shù)字設(shè)計(jì) 源碼ch7

標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL

上傳時(shí)間： 2013-12-23

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實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過(guò),采用Verilog hdl編寫(xiě).

實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過(guò),采用Verilog hdl編寫(xiě).

標(biāo)簽： QUARTUS VERILOG UART 4.0

上傳時(shí)間： 2013-12-18

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用Verilog hdl編寫(xiě)的一些例程

用Verilog hdl編寫(xiě)的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

標(biāo)簽： verilog hdl 編寫(xiě)

上傳時(shí)間： 2013-12-20

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Generic FIFO, writen in Verilog hdl

Generic FIFO, writen in Verilog hdl

標(biāo)簽： Generic verilog writen FIFO

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Design and Test_Verilog hdl——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—Verilog hdl》配書(shū)源代碼

Design and Test_Verilog hdl——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—Verilog hdl》配書(shū)源代碼，很多使用的實(shí)例，并有說(shuō)明，是學(xué)習(xí)Verilog 不可多得的好資料。

標(biāo)簽： Test_Verilog HDL Verilog Design

上傳時(shí)間： 2016-02-18

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Verilog hdl

第一章數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念第二章 Verilog hdl設(shè)計(jì)方法概述第三章 Verilog hdl的基本語(yǔ)法第四章不同抽象級(jí)別的Verilog hdl模型

非常號(hào)的Verilog hdl教學(xué)源碼

Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter4

Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼 _chapter5

VerilogHDL_advanced_digital_design_code_Ch6 Verilog hdl 高級(jí)數(shù)字設(shè)計(jì)源碼ch6

VerilogHDL_advanced_digital_design_code_Ch7 Verilog hdl 高級(jí)數(shù)字設(shè)計(jì) 源碼ch7

實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過(guò),采用Verilog hdl編寫(xiě).

用Verilog hdl編寫(xiě)的一些例程

Generic FIFO, writen in Verilog hdl

Design and Test_Verilog hdl——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—Verilog hdl》配書(shū)源代碼