VHDL是由美國國防部為描述電子電路所開發的一種語言，其全稱為(Very High Speed Integrated Circuit) Hardware Description Language。 與另外一門硬件描述語言Verilog hdl相比，VHDL更善于描述高層的一些設計，包括系統級（算法、數據通路、控制）和行為級（寄存器傳輸級），而且VHDL具有設計重用、大型設計能力、可讀性強、易于編譯等優點逐漸受到硬件設計者的青睞。但是，VHDL是一門語法相當嚴格的語言，易學性差，特別是對于剛開始接觸VHDL的設計者而言，經常會因某些小細節處理不當導致綜合無法通過。為此本文就其中一些比較典型的問題展開探討，希望對初學者有所幫助，提高學習進度。
標簽：
VHDL
美國
電子電路
語言
上傳時間：
2017-02-18
上傳用戶：nanshan
