FPGA音樂試驗，語言：Verilog hdl
標簽： FPGA
上傳時間： 2013-12-26
上傳用戶：liansi
FIFO先進先出隊列，一種緩存、或一種管道、設備、接口（Verilog hdl程序,內附說明）
標簽： FIFO 隊列
上傳時間： 2014-01-22
上傳用戶：pompey
幾個常用的接口實驗的程序代碼，用Verilog hdl語言編寫的，包括七段數碼管、撥碼開關、蜂鳴器、矩陣鍵盤、串口、I2C、跑馬燈等。
標簽： 接口 實驗 代碼 程序
上傳時間： 2014-12-21
上傳用戶：lz4v4
這是CAN總線控制器的IP核，源碼是由Verilog hdl編寫的。其硬件結構與SJA1000類似，滿足CAN2.0B協議。
標簽： CAN 總線控制器 IP核
上傳時間： 2014-01-05
上傳用戶：sxdtlqqjl
華為內部的FPGA設計培訓教程，詳細闡述了設計流程圖、Verilog hdl設計、邏輯仿真、邏輯綜合。對大家的學習一定有幫助的。
標簽： FPGA 華為 培訓教程
上傳時間： 2017-06-01
上傳用戶：ls530720646
此實驗例程適用于Actel Flash架構的ProASIC3/E系列FPGA，適合于FPGA及Verilog hdl的初學者，配套EasyFPGA030開發套件。
標簽： ProASIC Actel Flash FPGA
上傳用戶：hgy9473
60秒秒表設計，可暫停和分段計數等，所有功能是利用Verilog hdl來描述，最后下載到CPLD/FPGA才能運行。
標簽： 秒表設計
上傳時間： 2017-06-08
上傳用戶：1159797854
本例是關于卷積碼的一個簡單算法，用Verilog hdl語言編寫，整個文檔包括了產生卷積的整個工程。
標簽： 卷積碼 算法
上傳時間： 2017-06-27
上傳用戶：ecooo
FIFO 源程序，Verilog hdl實現，自己驗證過，沒問題
標簽： FIFO 源程序
上傳時間： 2013-12-19
上傳用戶：aig85
設計帶進位算術邏輯運算單元，根據74LS181功能表，用Verilog hdl硬件描述語言編程實現ALU181的算術邏輯運算功能，編輯實驗原理圖，在算術邏輯單元原理圖上，將其擴展為帶進位的算術邏輯運算單元，對其進行編譯，并設計波形對其進行仿真驗證，最后下載驗證
標簽： 進位 算術邏輯運算
上傳時間： 2013-12-17
上傳用戶：498732662
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