十六位超前進位加法器,Verilog hdl
標簽: 十六位 加法器 進位
上傳時間: 2015-09-21
上傳用戶:wff
基于FPGA的I2C總線模擬,采用Verilog hdl語言編寫。- Based on the FPGA I2C main line simulation, uses verilog the HDL language compilation.
標簽: FPGA I2C 總線模擬
上傳時間: 2013-12-13
上傳用戶:PresidentHuang
循環冗余校驗,crc_16,主要運用在數字通信系統。用Verilog hdl編寫
標簽: 循環冗余校驗
上傳時間: 2015-12-02
上傳用戶:xuan‘nian
在微型計算機系統中, CPU與外部的基本通信方式有兩種,一種是并行通信即數據的各位同 時傳送,其優點是傳輸速度較快,但數據有多少位就需要多少條傳送線 而串行通信中數據一位一位順序傳 送,能節省傳送線. 用Verilog hdl語言實現了串并、并串通信接口之間的轉換
標簽: 傳送 數據 CPU 微型計算機
上傳時間: 2013-12-24
上傳用戶:aysyzxzm
FPGA與單片機接口,用Verilog hdl寫的,仿真波形正確。
標簽: FPGA 單片機接口
上傳時間: 2015-12-22
上傳用戶:稀世之寶039
摘 要:以上海地區的出租車計費器為例,利用Verilog hdl語言設計了出租車計費器,使其具有時間 顯示、計費以及模擬出租車啟動、停止、復位等功能,并設置了動態掃描電路顯示車費和對應時間,顯示 了硬件描述語言Verilog—HDL設計數字邏輯電路的優越性。源程序經MAX+PLUS Ⅱ軟件調試、優 化,下載到EPF1OK10TC144—3芯片中,可應用于實際的出租車收費系統。 關鍵詞:Verilog hdl;電子自動化設計;硬件描述語言;MAX+PLUSⅡ
標簽: 海 出租車計費器
上傳時間: 2014-12-06
上傳用戶:bakdesec
在maxplusII平臺上開發的一個交通等內核,該文件中有多個版本,為實現交通燈的不同功能,同時后續版本也是對前面版本的修改與優化,基于Verilog hdl語言
標簽: maxplusII 內核
上傳時間: 2016-01-09
上傳用戶:yyyyyyyyyy
簡易數字頻率計,用Verilog hdl編寫的,基于Quartus II實現,結構清晰,功能較為全面,能滿足簡單的頻率測量要求
標簽: 數字頻率計
上傳時間: 2013-12-08
上傳用戶:15071087253
本程序對如何使用altera系列芯片片上ram進行實例演示,采用Verilog hdl語言編寫,并使用modelsim與quartus聯合進行功能仿真。本原碼是紅色邏輯開發板的試驗程序,值得一看。
標簽: altera ram 程序 如何使用
上傳時間: 2016-01-17
上傳用戶:鳳臨西北
32位除法器 被除數和除數均為16位整數,16位小數 商為32位整數,16位小數 余數為16位整數,16位小數 Verilog hdl 代碼
標簽: 除法器 整數
上傳時間: 2014-02-19
蟲蟲下載站版權所有 京ICP備2021023401號-1