verilog HDL 接口試驗源代碼，比較實用。
標簽： verilog HDL 接口 源代碼
上傳時間： 2016-01-19
上傳用戶：qiao8960
verilog HDL綜合實驗源代碼，比較實用
標簽： verilog HDL 實驗 源代碼
上傳用戶：tb_6877751
用Verilog HDL寫的數字時鐘,已經在開發板上驗證過的,絕對原創,使用數碼管進行顯示!
標簽： Verilog HDL 數字時鐘 開發板
上傳時間： 2013-12-03
上傳用戶：lnnn30
多個verilog語言的例子，適合初學verilog者
標簽： verilog 語言
上傳時間： 2016-01-20
上傳用戶：417313137
現代邏輯設計 Verilog 語言
標簽： Verilog 邏輯設計 語言
用Verilog語言實現了一個8bit的超前進位加法器，其中包括測試文件。
標簽： Verilog 8bit 語言 加法器
上傳時間： 2013-12-19
上傳用戶：alan-ee
SPI串口的內核實現 分verilog和HDLC實現
標簽： verilog HDLC SPI 串口
上傳時間： 2014-01-16
上傳用戶：qb1993225
v2html - verilog to html converter 主要為FPGA和ASIC工作人員
標簽： converter verilog v2html html
上傳時間： 2014-01-03
上傳用戶：lunshaomo
一個用verilog語言編寫的用來模擬交通信號燈的程序，包含測試文件
標簽： verilog 語言 編寫 模擬
上傳時間： 2013-12-10
上傳用戶：pinksun9
占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個啟始位，8位數據位，1個停止位；帶1字節緩存；當緩存空時輸出空信號
標簽： verilog 115200 uart HDL
上傳時間： 2013-12-28
上傳用戶：kikye
蟲蟲下載站版權所有 京ICP備2021023401號-1
