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Verilog-hdl

第一章數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念第二章 Verilog HDL設(shè)計方法概述第三章 Verilog HDL的基本語法第四章不同抽象級別的Verilog HDL

第一章數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念第二章 Verilog HDL設(shè)計方法概述第三章 Verilog HDL的基本語法第四章不同抽象級別的Verilog HDL模型第五章基本運算邏輯和它們的Verilog HDL模型第六章運算和數(shù)據(jù)流動控制邏輯

標(biāo)簽： Verilog HDL 數(shù)字信號處理基本概念

上傳時間： 2014-01-27

上傳用戶：sclyutian
是一本好書,verilog HDL,a guide to digital design and synthesis

是一本好書,verilog HDL,a guide to digital design and synthesis

標(biāo)簽： synthesis verilog digital design

上傳時間： 2015-07-14

上傳用戶：熊少鋒
VERILOG HDL 實際工控項目源碼開發(fā)工具 altera quartus2

VERILOG HDL 實際工控項目源碼開發(fā)工具 altera quartus2

標(biāo)簽： quartus2 VERILOG altera HDL

上傳時間： 2013-12-29

上傳用戶：banyou
硬件描述語言,verilog HDL,實現(xiàn)了解碼器的設(shè)計

硬件描述語言,verilog HDL,實現(xiàn)了解碼器的設(shè)計

標(biāo)簽： verilog HDL 硬件描述語言解碼器

上傳時間： 2013-12-22

上傳用戶：sclyutian
Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。

Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。

標(biāo)簽： Verilog HDL 語言編寫

上傳時間： 2015-07-18

上傳用戶：yulg
Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

標(biāo)簽： Verilog Modsim iout HDL

上傳時間： 2014-01-15

上傳用戶：lanwei
本原碼是基于Verilog HDL語言的FPGA原程序

本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。

標(biāo)簽： Verilog FPGA HDL 語言

上傳時間： 2015-08-04

上傳用戶：15071087253
本原碼是基于Verilog HDL語言編寫的

本原碼是基于Verilog HDL語言編寫的，實現(xiàn)了SPI接口設(shè)計，可以應(yīng)用于FPGA,實現(xiàn)SPI協(xié)議的接口設(shè)計.在MAXII編譯成功,用Modelsim SE 6仿真成功.

標(biāo)簽： Verilog HDL 語言編寫

上傳時間： 2015-08-04

上傳用戶：mikesering
本文件提供了用verilog HDL語言實現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

本文件提供了用verilog HDL語言實現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

標(biāo)簽： verilog 加法器 HDL 進(jìn)位

上傳時間： 2013-12-17

上傳用戶：ynwbosss
verilog HDL原碼一種簡單的同步FIFO原碼

verilog HDL原碼一種簡單的同步FIFO原碼，可以被綜合

標(biāo)簽： verilog FIFO HDL

上傳時間： 2013-12-28

上傳用戶：qwe1234