王金明的Verilog HDL程序集合，包含各個(gè)常用的程序
標(biāo)簽： Verilog HDL 程序
上傳時(shí)間： 2013-11-26
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基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 9.1.2 流程圖的設(shè)計(jì) 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 9.1.6 功能模塊Verilog-hdl描述的模塊化方法 9.1.7 輸入檢測(cè)模塊的詳細(xì)描述及仿真 9.1.8 計(jì)數(shù)模塊的詳細(xì)描述 9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真 9.1.10 可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.1.11 關(guān)于電路設(shè)計(jì)中常用的幾個(gè)有關(guān)名詞
標(biāo)簽： Verilog-hdl 9.1 功能描述
上傳時(shí)間： 2015-09-16
上傳用戶：chfanjiang
基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用方法 9.2.6 for循環(huán)語(yǔ)句的使用方法 9.2.7 二進(jìn)制數(shù)轉(zhuǎn)換BCD碼的硬件實(shí)現(xiàn) 9.2.8 可編程單脈沖發(fā)生器與顯示單元的接口 9.2.9 具有LCD顯示單元的可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.2.10 編譯指令-"文件包含"處理的使用方法
標(biāo)簽： Verilog-hdl LCD 9.2 顯示單元
上傳時(shí)間： 2014-06-23
上傳用戶：xc216
基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 9.3.1 脈沖計(jì)數(shù)器的工作原理 9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語(yǔ)句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈沖計(jì)數(shù)器的Verilog-hdl描述 9.3.7 特定脈沖序列的發(fā)生 9.3.8 脈沖計(jì)數(shù)器的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-hdl parameter 9.3 硬件電路
上傳時(shí)間： 2013-12-14
上傳用戶：jeffery
基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 9.4.1 脈沖頻率的測(cè)量原理 9.4.2 頻率計(jì)的工作原理 9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.4 while循環(huán)語(yǔ)句的使用方法 9.4.5 門控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.6 頻率計(jì)的Verilog-hdl描述 9.4.7 頻率計(jì)的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-hdl 9.4 脈沖 頻率
上傳時(shí)間： 2013-12-01
上傳用戶：frank1234
基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 9.5.1 脈沖周期的測(cè)量原理 9.5.2 周期計(jì)的工作原理 9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.4 forever循環(huán)語(yǔ)句的使用方法 9.5.5 disable禁止語(yǔ)句的使用方法 9.5.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.7 周期計(jì)的Verilog-hdl描述 9.5.8 周期計(jì)的硬件實(shí)現(xiàn) 9.5.9 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)之二 9.5.10 改進(jìn)型周期計(jì)的Verilog-hdl描述 9.5.11 改進(jìn)型周期計(jì)的硬件實(shí)現(xiàn) 9.5.12 兩種周期計(jì)的對(duì)比
標(biāo)簽： Verilog-hdl 周期 9.5 脈沖
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基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 9.6.2 高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.4 begin聲明語(yǔ)句的使用方法 9.6.5 initial語(yǔ)句和always語(yǔ)句的使用方法 9.6.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.7 脈沖高低電平持續(xù)時(shí)間測(cè)量的Verilog-hdl描述 9.6.8 脈沖高低電平持續(xù)時(shí)間測(cè)量的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-hdl 低電平 9.6 時(shí)間測(cè)量
上傳時(shí)間： 2013-11-30
上傳用戶：chenlong
基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.6 步進(jìn)電機(jī)驅(qū)動(dòng)的Verilog-hdl描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時(shí)間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法 9.7.10 步進(jìn)電機(jī)驅(qū)動(dòng)的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-hdl 步進(jìn)電機(jī)驅(qū)動(dòng) 9.7 硬件電路
上傳時(shí)間： 2014-01-23
上傳用戶：拔絲土豆
基于Verilog-hdl的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.5 多個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-hdl 漢字顯示 9.8 256
上傳時(shí)間： 2013-12-31
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基本運(yùn)算邏輯和它們的Verilog HDL模型
標(biāo)簽： Verilog HDL 運(yùn)算 模型
上傳時(shí)間： 2015-09-17
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