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Verilog-hdl

用Verilog HDL 語言寫的在LCD液晶上顯示文字的源程序

用Verilog HDL 語言寫的在LCD液晶上顯示文字的源程序

標(biāo)簽： Verilog HDL LCD 語言

上傳時間： 2014-01-26

上傳用戶：a3318966
FPGA/CPLD應(yīng)用,uart的Verilog HDL原碼

FPGA/CPLD應(yīng)用,uart的Verilog HDL原碼

標(biāo)簽： Verilog FPGA CPLD uart

上傳時間： 2013-12-28

上傳用戶：lizhizheng88
This Verilog HDL description implements a UART.

This Verilog HDL description implements a UART.

標(biāo)簽： description implements Verilog This

上傳時間： 2013-12-17

上傳用戶：wff
Verilog HDL編寫的CPU模型

Verilog HDL編寫的CPU模型，很經(jīng)典，比較通用

標(biāo)簽： Verilog HDL CPU 編寫

上傳時間： 2013-12-24

上傳用戶：龍飛艇
Verilog HDL編寫的總線功能模型

Verilog HDL編寫的總線功能模型，十分有用，需要的下載

標(biāo)簽： Verilog HDL 編寫總線

上傳時間： 2013-12-20

上傳用戶：ls530720646
計(jì)數(shù)器同步異步預(yù)置數(shù)清零 verilog hdl 編寫

計(jì)數(shù)器同步異步預(yù)置數(shù)清零 verilog hdl 編寫

標(biāo)簽： verilog hdl 計(jì)數(shù)器編寫

上傳時間： 2013-12-18

上傳用戶：鳳臨西北
Verilog HDL實(shí)現(xiàn)的I2C Slave模擬

Verilog HDL實(shí)現(xiàn)的I2C Slave模擬

標(biāo)簽： Verilog Slave HDL I2C

上傳時間： 2014-11-17

上傳用戶：ztj182002
pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

標(biāo)簽： pli_handbook_examples_pc verilog hdl 接口

上傳時間： 2014-01-17

上傳用戶：change0329
本CD-ROM包括《Verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書中的全部例子

本CD-ROM包括《Verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書中的全部例子，這些例子全部通過了驗(yàn)證。第七章以后的設(shè)計(jì)實(shí)例，不僅有Verilog-hdl的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說明。

標(biāo)簽： Verilog-hdl CD-ROM 實(shí)踐應(yīng)用系統(tǒng)

上傳時間： 2014-01-19

上傳用戶：lixinxiang
Verilog HDL的PLI子程序接口

Verilog HDL的PLI子程序接口，用于與用戶C程序在2個方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

標(biāo)簽： Verilog HDL PLI 程序接口

上傳時間： 2013-12-09

上傳用戶：kr770906

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Verilog-hdl

用Verilog HDL 語言寫的在LCD液晶上顯示文字的源程序

FPGA/CPLD應(yīng)用,uart的Verilog HDL原碼

This Verilog HDL description implements a UART.

Verilog HDL編寫的CPU模型

Verilog HDL編寫的總線功能模型

計(jì)數(shù)器同步異步預(yù)置數(shù)清零 verilog hdl 編寫

Verilog HDL實(shí)現(xiàn)的I2C Slave模擬

pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

本CD-ROM包括《Verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書中的全部例子

Verilog HDL的PLI子程序接口