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Verilog-hdl

我們的課程設計,三層電梯控制器模擬程序.用verilog HDL語言編寫

我們的課程設計,三層電梯控制器模擬程序.用verilog HDL語言編寫

標簽： verilog HDL 三層電梯控制器

上傳時間： 2016-10-31

上傳用戶：xuanchangri
這是用Verilog HDL寫的可調(diào)占空比分頻控制器

這是用Verilog HDL寫的可調(diào)占空比分頻控制器，可以掛在Avalon總線上使用

標簽： Verilog HDL 分頻控制器

上傳時間： 2016-11-01

上傳用戶：ddddddos
this a book about the Verilog-hdl design and circuit simulation and synthesize example

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標簽： Verilog-hdl simulation synthesize and

上傳時間： 2016-11-03

上傳用戶：GavinNeko
verilog hdl 綜合實用教程

verilog hdl 綜合實用教程，一本非常實用易學易懂的書

標簽： verilog hdl 實用教程

上傳時間： 2013-12-15

上傳用戶：txfyddz
王金明：《Verilog HDL 程序設計教程》程序

王金明：《Verilog HDL 程序設計教程》程序

標簽： Verilog HDL 程序設計教程

上傳時間： 2013-12-09

上傳用戶：wxhwjf
中文名稱為：硬件描述語言 Verilog（第四版）。講解verilog HDL的經(jīng)典圖書。Thomas和Moorby編著

中文名稱為：硬件描述語言 Verilog（第四版）。講解verilog HDL的經(jīng)典圖書。Thomas和Moorby編著，內(nèi)容涵蓋了:行為建模、并發(fā)進程、邏輯級建模、高級時序、邏輯綜合、行為綜合等方面的內(nèi)容。通讀此書后，不需要再讀其他的verilog書籍。

標簽： Verilog verilog Thomas Moorby

上傳時間： 2014-01-07

上傳用戶：pompey
FPGA與PC串口通信的Verilog HDL 程序

FPGA與PC串口通信的Verilog HDL 程序

標簽： Verilog FPGA HDL PC串口

上傳時間： 2016-11-16

上傳用戶：whenfly
有實驗結果,用MOSIN6編寫的,是Verilog HDL語言實現(xiàn)的. 練習三利用條件語句實現(xiàn)計數(shù)分頻時序電路實驗目的： 1. 掌握條件語句在簡單時序模塊設計中的使用； 2. 學習在Ver

有實驗結果,用MOSIN6編寫的,是Verilog HDL語言實現(xiàn)的. 練習三利用條件語句實現(xiàn)計數(shù)分頻時序電路實驗目的： 1. 掌握條件語句在簡單時序模塊設計中的使用； 2. 學習在Verilog模塊中應用計數(shù)器； 3. 學習測試模塊的編寫、綜合和不同層次的仿真。練習四阻塞賦值與非阻塞賦值的區(qū)別實驗目的： 1．通過實驗，掌握阻塞賦值與非阻塞賦值的概念和區(qū)別； 2．了解阻塞賦值與非阻塞賦值的不同使用場合； 3．學習測試模塊的編寫、綜合和不同層次的仿真。

標簽： Verilog MOSIN6 HDL Ver

上傳時間： 2016-11-19

上傳用戶：mhp0114
用Verilog HDL編寫的VGA顯示驅動程序

用Verilog HDL編寫的VGA顯示驅動程序

標簽： Verilog HDL VGA 編寫

上傳時間： 2013-12-09

上傳用戶：banyou
精通verilog HDL語言編程源碼之1--常用加法器設計

精通verilog HDL語言編程源碼之1--常用加法器設計

標簽： verilog HDL 語言編程源碼

上傳時間： 2014-12-03

上傳用戶：hopy

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Verilog-hdl

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這是用Verilog HDL寫的可調(diào)占空比分頻控制器

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verilog hdl 綜合實用教程

王金明：《Verilog HDL 程序設計教程》程序

中文名稱為：硬件描述語言 Verilog（第四版）。講解verilog HDL的經(jīng)典圖書。Thomas和Moorby編著

FPGA與PC串口通信的Verilog HDL 程序

有實驗結果,用MOSIN6編寫的,是Verilog HDL語言實現(xiàn)的. 練習三利用條件語句實現(xiàn)計數(shù)分頻時序電路實驗目的： 1. 掌握條件語句在簡單時序模塊設計中的使用； 2. 學習在Ver

用Verilog HDL編寫的VGA顯示驅動程序

精通verilog HDL語言編程源碼之1--常用加法器設計