數(shù)據(jù)交織器 verilog HDL源文件
標(biāo)簽： verilog HDL 數(shù)據(jù) 交織器
上傳時(shí)間： 2013-12-23
上傳用戶：561596
幀同步Verilog HDL源程序 實(shí)現(xiàn)接收機(jī)的同步功能
標(biāo)簽： Verilog HDL 幀同步 源程序
上傳時(shí)間： 2016-08-22
上傳用戶：c12228
lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)
標(biāo)簽： FPGA verilog lab1 Hdl
上傳時(shí)間： 2014-10-29
上傳用戶：stella2015
這個(gè)文件中提供了 verilog hdl 的在ultra edit32中編程所需要的語(yǔ)法
標(biāo)簽： verilog ultra edit hdl
上傳時(shí)間： 2013-12-04
上傳用戶：R50974
這個(gè)文件中使用verilog hdl簡(jiǎn)單的利用基本運(yùn)算實(shí)現(xiàn)了微型的cpu設(shè)計(jì)開(kāi)發(fā)過(guò)程
標(biāo)簽： verilog hdl cpu 運(yùn)算
上傳時(shí)間： 2016-08-24
上傳用戶：hgy9473
BCD編碼的Verilog HDL程序，能夠?qū)崿F(xiàn)BCD編碼與卷積碼。
標(biāo)簽： Verilog BCD HDL 編碼
上傳時(shí)間： 2014-02-18
上傳用戶：yyq123456789
使用Verilog HDL 實(shí)現(xiàn)AES硬體加解密
標(biāo)簽： Verilog HDL AES 加解密
上傳時(shí)間： 2016-08-25
上傳用戶：gdgzhym
用verilog HDL產(chǎn)生正弦階梯波。加da即可輸出正弦波
標(biāo)簽： verilog HDL 正弦 輸出
上傳時(shí)間： 2014-01-17
上傳用戶：wkchong
基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)
標(biāo)簽： Verilog FIFO HDL
上傳時(shí)間： 2013-12-19
上傳用戶：a3318966
verilog HDL語(yǔ)言編寫(xiě)的數(shù)字秒表，仿真已經(jīng)通過(guò)，可供參考
標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)
上傳用戶：chfanjiang
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