verilog編寫(xiě)的全功能串口
標(biāo)簽： verilog 編寫(xiě) 串口
上傳時(shí)間： 2014-02-11
上傳用戶(hù)：Breathe0125
verilog編寫(xiě)的計(jì)算百分比模塊
標(biāo)簽： verilog 編寫(xiě) 分 模塊
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：wang0123456789
verilog編寫(xiě)的流水線模塊
標(biāo)簽： verilog 編寫(xiě) 流水線 模塊
上傳時(shí)間： 2015-03-09
上傳用戶(hù)：杜瑩12345
verilog編寫(xiě)的alu模塊
標(biāo)簽： verilog alu 編寫(xiě) 模塊
上傳用戶(hù)：qb1993225
verilog，4、5分頻器，5分頻器占空比3：2
標(biāo)簽： verilog
上傳時(shí)間： 2015-03-12
上傳用戶(hù)：wanghui2438
主要完成數(shù)字電視前端信號(hào)處理和緩沖作用的verilog源代碼，可以直接使用
標(biāo)簽： verilog 數(shù)字電視 信號(hào)處理 源代碼
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：woshiayin
包含UART口的VERILOG源程序，該程序在FPGA上驗(yàn)證通過(guò)，可作為芯片設(shè)計(jì)，或FPGA設(shè)計(jì)的一個(gè)完整IP核，硬件設(shè)計(jì)的兄弟們可參考一下。
標(biāo)簽： VERILOG UART 源程序
上傳時(shí)間： 2015-03-14
上傳用戶(hù)：VRMMO
這是一段控制1394芯片的cpld的verilog程序,可以參考,在實(shí)際項(xiàng)目中已經(jīng)采用.
標(biāo)簽： verilog 1394 cpld 控制
上傳用戶(hù)：ztj182002
本文介紹了使用verilog語(yǔ)言進(jìn)行硬件設(shè)計(jì)的一些基本技巧
標(biāo)簽： verilog 語(yǔ)言 硬件設(shè)計(jì) 基本技巧
上傳時(shí)間： 2015-03-15
上傳用戶(hù)：wkchong
發(fā)一個(gè)基于ModelSim仿真的Verilog源代碼包
標(biāo)簽： ModelSim Verilog 仿真 源代碼
上傳時(shí)間： 2013-12-10
上傳用戶(hù)：水中浮云
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