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Verilog-ieee

  • verilog代碼

    幾個(gè)較基礎(chǔ)和實(shí)用的Verilog代碼,適于初學(xué)者使用

    標(biāo)簽: verilog 代碼

    上傳時(shí)間: 2013-04-24

    上傳用戶:Amygdala

  • 用Verilog實(shí)現(xiàn)的以太網(wǎng)接口

    用Verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!

    標(biāo)簽: Verilog 以太網(wǎng)接口

    上傳時(shí)間: 2013-07-13

    上傳用戶:LSPSL

  • i2c verilog

    I2C控制的VERILOG原碼。從國(guó)外網(wǎng)站搞來的,比較實(shí)用。

    標(biāo)簽: verilog i2c

    上傳時(shí)間: 2013-04-24

    上傳用戶:aappkkee

  • 基于Verilog HDL語(yǔ)言的FPGA設(shè)計(jì)

    采用 Verilog HDL 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog

    標(biāo)簽: Verilog FPGA HDL 語(yǔ)言

    上傳時(shí)間: 2013-07-06

    上傳用戶:也一樣請(qǐng)求

  • verilog超詳細(xì)教程

    詳細(xì)介紹verilog的編程,從初級(jí)道高級(jí)的進(jìn)階,也可日后作為工具書進(jìn)行查詢

    標(biāo)簽: verilog 教程

    上傳時(shí)間: 2013-04-24

    上傳用戶:a673761058

  • Verilog HDL程序設(shè)計(jì)教程

    Verilog HDL程序設(shè)計(jì)教程,一本實(shí)用的教程,值得一看。

    標(biāo)簽: Verilog HDL 程序設(shè)計(jì) 教程

    上傳時(shí)間: 2013-05-26

    上傳用戶:cy_ewhat

  • 基于Verilog語(yǔ)言的實(shí)用FPGA設(shè)計(jì)(美)科夫曼

    基于Verilog語(yǔ)言的實(shí)用FPGA設(shè)計(jì)(美),國(guó)外verilog標(biāo)準(zhǔn)權(quán)威教材,現(xiàn)貢獻(xiàn)出來,不下別后悔~~

    標(biāo)簽: Verilog FPGA 語(yǔ)言

    上傳時(shí)間: 2013-04-24

    上傳用戶:zhyiroy

  • verilog lcd1602顯示

    基于verilog的lcd1602顯示 基于verilog的lcd1602顯示 基于verilog的lcd1602顯示

    標(biāo)簽: verilog 1602 lcd

    上傳時(shí)間: 2013-04-24

    上傳用戶:懶龍1988

  • IEEE 802.11信道編解碼及交織解交織的FPGA實(shí)現(xiàn)

    隨著糾錯(cuò)編碼理論研究的不斷深入,糾錯(cuò)碼的實(shí)際應(yīng)用越來越廣泛。卷積碼作為其中重要的一種,已被大多數(shù)通信系統(tǒng)所采用。(2,1,7)卷積碼是一種短約束長(zhǎng)度最佳碼,編、譯碼器易于實(shí)現(xiàn),且具有較強(qiáng)的糾錯(cuò)能力。 本文研究了IEEE 802.11協(xié)議中(2,1,7)卷積碼編碼、交織解交織及其軟判決高速Viterbi譯碼的實(shí)現(xiàn)問題。 首先介紹了IEEE 802.11無線局域網(wǎng)標(biāo)準(zhǔn)及規(guī)范,然后介紹了信道編解碼中卷積碼編碼及Viterbi譯碼算法和FPGA 設(shè)計(jì)方法,接著通過對(duì)(2,1,7)卷積碼特點(diǎn)的具體分析,吸取目前Viterbi譯碼算法和交織解交織算法的優(yōu)點(diǎn),采取一系列的改進(jìn)措施,基于FPGA實(shí)現(xiàn)了IEEE 802.11信道編解碼及交織和解交織系統(tǒng)。這些改進(jìn)措施包括采用并行FIFO、改進(jìn)的ACS 單元、流水式塊處理結(jié)構(gòu)、改進(jìn)的SMDO方法、雙重交織策略,使得在同樣時(shí)鐘速率下,系統(tǒng)的性能大幅度提高。最后將程序下載到Altera公司的Cyclone 系列的FPGA(型號(hào)EP1C6Q240C8)器件上進(jìn)測(cè)試,并對(duì)測(cè)試結(jié)果作了簡(jiǎn)單分析。

    標(biāo)簽: 802.11 IEEE FPGA 信道

    上傳時(shí)間: 2013-05-25

    上傳用戶:00.00

  • 華為verilog教程.pdf

    華為verilog教程,學(xué)習(xí)verilog快速入門

    標(biāo)簽: verilog 華為 教程

    上傳時(shí)間: 2013-07-18

    上傳用戶:crazykook

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