fpga-jpeg-verilog在fpga平臺使用verilog語言進行jpeg算法實現
fpga-jpeg-verilog在fpga平臺使用verilog語言進行jpeg算法實現...
fpga-jpeg-verilog在fpga平臺使用verilog語言進行jpeg算法實現...
Verilog實現的DDS正弦信號發生器和測頻測相模塊,DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波,頻率范圍為20Hz-5MHz,相位范圍為0°-359°,測量的數據通過引腳傳輸給單片機,...
verilog HDL 編寫的PWM,是初學CPLD者入門Z資源,epm7128stc100-10...
dds設計,花了一個星期做的,verilog寫的,可生成多種波形,頻率范圍可上M,性能不錯。...
用Verilog實現基于FPGA的通用分頻器...
verilog 編寫的I2c協議程序,用于cpld讀寫EEPROM...
這是一個FPGA的實驗源碼,可以實現對一段音樂的播放。用Verilog語言編寫的,對初學者會有一定的幫助。...
本原碼是基于Verilog HDL語言的FPGA原程序,主要用于測頻率,特點主要是可以更快地測頻。實時性更高。...
采用Verilog語言,實現了FPGA控制視頻芯片的數據采集,并將數據按幀存儲起來...
pc104接口的verilog代碼,僅供參考...