低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個，分別是結合準循環（QC，Quasi Cyclic）移位結構的單次擴展構造和類似重復累積（RA，Repeat Accumulate）碼構造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現簡單，但是吞吐量不高，且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后，結合編譯碼器綜合實現的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構造方法，以實現高吞吐量的LDPC碼收發端；并且充分利用該類碼校驗矩陣準循環移位結構的特點，結合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環移位擴展（CSEx，Cyclic Shift Expansion）實現的。在此基礎上，為了實現可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于，固定循環移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結構得以精簡；構造得到的碼字具有近似規則碼的結構，便于硬件實現；（偽）隨機生成的循環移位系數能夠提高碼字的誤碼性能，是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結構完全拋棄了RU算法中串行的前向替換（FS，Forward Substitution）模塊，同時簡化了流水線結構，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結構的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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現代IC設計中，隨著設計規模的擴大和復雜度的增長，驗證成為最嚴峻的挑戰之一。在現代ASIC設計中，很難用單一的驗證方法來對復雜芯片進行有效的驗證，為了將設計錯誤減少到可接受的最小量，需要將一系列的驗證方法和工具結合起來。 在64位全定制嵌入式CPU設計過程中，使用了多種驗證技術和方法，并將FPGA驗證作為ASIC驗證的重要補充，加強了設計正確的可靠性。 論文首先介紹了64位CPU的結構，結合選用的Xilinx的Virtex
上傳時間： 2013-04-24
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本文重點研究的是補償編碼鍵控(CCK)的調制與解調算法原理，以及基于FPGA進行的系統設計實現。作為IEEE802.11b標準中關鍵的調制技術，CCK碼具有良好的相關特性，能夠在高速率傳輸數據的同時有效的克服多徑效應。本文首先對WLAN的結構和特點進行了簡單介紹，對其中的IEEE802.11b標準進行了研究，并著重分析了其物理層基帶部分的結構和規范。然后系統的介紹了CCK碼的特點，重點對11Mb/s模式下基于“基本CCK碼字集”的CCK調制原理和基于快速沃爾什變換(FWT)塊的CCK解調原理進行了分析討論。接下來通過在Matlab中對調制和解調方案的仿真，得到了正確的理論數據，并驗證了系統設計的可行性。最后在Xilinx公司的ISE6.2開發環境下，使用硬件描述語言Verilog HDL對CCK調制和解調系統在FPGA中進行了設計，然后將整個系統在ModelSim中進行了功能仿真。理論分析和仿真結果的比較表明系統設計是正確的，而且系統性能良好。 本文所設計的基于FPGA的CCK調制和解調系統具有集成度高、穩定性強和能夠在線軟件更新等特點。研究成果可以給將來設計更高性能、更高集成度的基帶WLAN芯片提供基礎。
上傳時間： 2013-06-02
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隨著科技的發展和社會的進步，數字電視已逐漸成為現代電視的主流。利用今年是奧運年的契機，研究和推廣數字電視廣播具有重大的意義。2006年8月底我國出臺的數字多媒體/電視廣播(DMB-T)標準，確立了中國自己的技術標準。以此來發展擁有自主知識產權的數字電視事業，不僅可以滿足廣大人民群眾日益增長的物質、文化要求，還可以帶動相關產業快速發展。 本課題在深入研究DMB-T國家標準的基礎上，首先對系統的調制系統進行了設計規劃，然后對信道調制的星座映射、系統信息插入、幀體數據處理、PN序列插入的幀形成模塊和成形濾波模塊進行了設計和仿真，并驗證了其正確性。 3780個子載波的時域同步正交多載波技術(TDS-OFDM)是DMB-T調制系統的關鍵技術之一。由于載波數不是2的整數次冪，考慮到實現的有效性，不能采用現已成熟的基-2或基-4的快速傅立葉變換(FFT)算法。針對調制系統中特有的3780點IFFT，課題深入分析和比較了Cooley-Tukey、Winograd和素因子三種離散快速傅立葉變換算法的特點和性能，綜合利用了三種算法優勢，考慮了算法的復雜度、運算的速度、資源的消耗，設計出一種新的算法，進行了Matlab驗證和基于FPGA(現場可編程門陣列)的仿真。分析表明，該算法所需的加法、乘法次數已很逼近4096點FFT算法。 DMB-T發射端的基帶成形濾波采用了平方根升余弦滾降濾波，由于其0.05的滾降系數在實現中比較苛刻，所以是設計的難點之一。本課題利用Matlab工具采用了等紋波最優濾波的方法設計了169階數字濾波器，其阻帶衰減達到了46.9dB，完全符合標準的要求；利用四倍插值的方法實現了I、Q合路的該濾波器的FPGA設計，并進行了設計優化，顯著降低了濾波器的運算量，大大節約了實現該濾波器所需的乘法器資源。
上傳時間： 2013-06-28
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現場可編程門陣列(FPGA)是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的,它結合了微電子技術、電路技術和EDA(Electronics Design Automation)技術。隨著它的廣泛應用和快速發展,使設計電路的規模和集成度不斷提高,同時也帶來了電子系統設計方法和設計思想的不斷推陳出新。 隨著數字電子技術的發展,數字信號處理的理論和技術廣泛的應用于通訊、語音處理、計算機和多媒體等領域。離散傅立葉變換(DFT)作為數字信號處理中的基本運算,發揮著重要作用。而快速傅里葉變換(FFT)算法的提出,使離散傅里葉變換的運算量減小了幾個數量級,使得數字信號處理的實現變得更加容易。FFT已經成為現代數字信號處理的核心技術之一,因此對FFT算法及其實現方法的研究具有很強的理論和現實意義。 本文主要研究如何利用FPGA實現FFT算法,研制具有自主知識產權的FFT信號處理器。該設計采用高效基-16算法實現了一種4096點FFT復數浮點運算處理器,其蝶形處理單元的基-16運算核采用兩級改進的基-4算法級聯實現,僅用8個實數乘法器就可實現基-16蝶形單元所需的8次復數乘法運算,在保持處理速度的優勢下,比傳統的基-16算法節省了75％的乘法器邏輯資源。 在重點研究處理器蝶形單元設計的基礎上,本文完成了整個FFT處理器電路的FPGA設計。首先基于對處理器功能和特點的分析,研究了FFT算法的選取和優化,并完成了處理器體系結構的設計；在此基礎上,以提高處理器處理速度和減小硬件資源消耗為重點研究了具體的實現方案,完成了1.2萬行RTL代碼編程,并在XILINX公司提供的ISE 9.1i集成開發環境中實現了處理器各個模塊的RTL設計：隨后,以XILINX Spartan-3系列FPGA芯片xc3S1000為硬件平臺,完成了整個FFT處理器的電路設計實現。 經過仿真驗證,本文所設計的FFT處理器芯片運行速度達到了100MHz,占用的FPGA門數為552806,電路的信噪比可以達到50dB以上,達到了高速高性能的設計要求。
上傳時間： 2013-04-24
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伴隨著多媒體顯示和傳輸技術的發展,人們獲得了越來越高的視聽享受。從傳統的模擬電視,到標清、高清、全高清。與顯示技術發展結伴而行的是顯示接口技術的發展,從模擬的AV端子,S-Video和VGA接口,到數字顯示的DVI接口,技術上經歷了一個從模擬到數字,從并行到串行,從低速到高速的發展過程。 HDMI是最新的高清晰度多媒體接口,它的規范由Silicon Image等七家公司提出,具有帶寬大,尺寸小,傳輸距離長和支持正版保護等功能,符合當今技術的發展潮流,一經推出,就獲得了巨大的成功。成為平板顯示器、高清電視等設備的標準接口之一,并獲得了越來越廣泛的應用。 從上世紀80年代XILINX發明第一款FPGA芯片以來,FPGA就以其體系結構和邏輯單元靈活,運算速度快,編程方便等優點廣泛應用與IC設計、系統控制、視頻處理、通信系統、航空航天等諸多方面。 本文利用ALTERA的一款高端FPGA芯片EP2S180F1508C3為核心,配合Silicon Image的專用HDMI接收芯片搭建了一個HDMI的接收顯示平臺。針對HDMI帶寬寬,數據量大的特點,使用了新型的DDR2 SDRAM作為視頻信號的輸入和輸出緩沖。在硬件板級設計上,針對HDMI和DDR2的相關高速電路,采用了一系列的高速電路設計方法,有效的避免了信號的反射,串擾等不良現象。同時在對HDMI規范和DDR2 SDRAM時序規范的深入研究的基礎上,在ALTERA的開發平臺QUARTUSII上編寫了系統的頂層模塊和相關各功能子模塊,并仿真通過。 論文的主要工作和創新點表現在以下幾個方面： 1、論文研究了最新的HDMI接口規范和新型存儲器件DDR2的時序規范。 2、論文搭建的整個系統相當龐大,涉及到相關的規范、多種芯片的資料、各種工具軟件的使用、原理圖的繪制和PCB板的布局布線,直至后期的編程仿真,花費了作者大量的時間和精力。 3、論文首次使用FPGA來處理HDMI信號且直接驅動顯示器件,區別于-般的ASIC方案。 4、論文對高速電路特別是的DDR2布局布線,采用了一系列的專門措施,具有一定的借鑒價值。
上傳時間： 2013-06-22
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PWM(脈沖寬度調制)是一種利用數字信號來控制模擬電路的控制技術，廣泛應用于電源、電機、伺服系統、通信系統、電子控制器、功率控制等電力電子設備。PWM技術在逆變電路中的應用最為廣泛，也是變頻技術的核心，同時在機床，液壓位置控制系統等機械裝置中也發揮著重要的作用。PWM技術已經成為控制領域的一個熱點，因此研究PWM發生器對于基礎理論的發展和技術的改進都有十分重要的意義。 論文研究的主要內容是用任意波形作為調制信號通過特定的方法來產生所需要的PWM波形，任意波形的合成和PWM波形的生成是兩個主要任務。任意波形的合成是課題設計的一個難點，也是影響系統性能的關鍵因素之一。論文中波形合成采用直接數字頻率合成(DDS)技術來實現。DDS技術以相位為地址，通過查找離散幅度數據進行波形合成，具有輸出波形相位變化連續、分辨率高、頻率轉換速率快的優點，而且通過設置控制字可靈活方便地改變輸出頻率，是目前波形合成的主流方法。 實現PWM發生器的設計方法有多種。在綜合比較了單片機、DSP、ARM等常用開發工具特點的基礎上，本文提出了一種以可編程邏輯器件(PLD)為主體，單片機輔助配合的設計方法。隨著計算機技術和微電了技術的迅速發展，可編程邏輯器件的集成度和容量越來越大，基于PLD的設計方法正逐步成為一種主流于段，是近些年來電子系統設計的一個熱點。整個系統分為模擬波形產生、單片機控制電路、FPGA內部功能模塊三大部分。FPGA部分的設計是以Altera公司的Quartus Ⅱ軟件為開發平臺，采用VHDL語言為主要輸入手段來完成內部各功能模塊的設計輸入、編譯、仿真等調試工作，目標載體選用性價比比較高的Altera公司的CycloneⅡ系列的器件；單片機控制電路主要負責控制字的設置和顯示，波形數據的接受與發送；用MATLAB軟件完成仟意波形的繪制和模擬任務。 論文共分五章，詳細介紹了課題的背景、PWM發生器的發展和應用以及選題的目的和意義等，論述了系統設計方案的可行性，對外圍電路和FPAG內部功能模塊的設計方法進行了具體說明，并對仿真結果、系統的性能、存在的問題和改進方法等進行了分析和闡述。整個設計滿足PWM發生器的任務和功能要求，設計方法可行。
上傳時間： 2013-06-03
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隨著電力電子變流技術的不斷發展，各種先進的控制技術層出不窮。控制器也從過去的模擬電路時代逐漸進入到全數字控制時代。但是MCU/DSP等通用控制器本身串行程序流工作模式的限制，在實現復雜算法時往往難以滿足系統要求的快速性與實時性的要求，FPGA的出現為解決這個問題提供了一個新的方向。 本文首先對三相PWM整流器系統進行了研究。在查閱大量國內外文獻資料的基礎上，對整流器及其控制器的國內外發展現狀及研究趨勢做了詳細的研究，并對課題研究的意義有了更深入的認識。接下來對三相電壓型整流器的拓撲結構、數學模型、整流器的控制技術進行了分析。文中所采用的滯環電流控制算法具有結構簡單，電流響應速度快，不依賴系統參數，系統魯棒性好的特點。運用matlab仿真軟件，對該控制方法進行了仿真。然后對FPGA的發展歷程、應用、分類、開發工具、語言等內容進行了介紹。最后對滯環控制算法進行了模塊劃分，將其劃分為PI算法模塊，限幅與指令電流生成模塊，滯環比較模塊，PWM脈沖生成及死區保護模塊，AD控制及數據儲存模塊，并在Quartus II軟件環境下，使用VHDL語言通過編程實現模塊化設計。實踐證明，采用FPGA來實現PWM整流器控制算法是可行的。
上傳時間： 2013-04-24
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在傳統的電力電子電路中，DC/DC變換器通常采用模擬電路實現電壓或電流的控制。數字控制與模擬控制相比，有著顯著的優點，數字控制可以實現復雜的控制策略，同時大大提高系統的可靠性和靈活性，并易于實現系統的智能化。但目前數字控制基本上限于電力傳動領域，DC/DC變換器由于其開關頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發生等大多采用專用控制芯片實現。FPGA由于其快速性、靈活性及保密性等優點，近年來在數字控制領域受到越來越多的關注。基于FPGA的DC/DC變換器是電力電子領域重要的研究方向之一。本文研究了同步Buck變換器的建模、設計及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發板實現了Buck變換器的全數字控制。 論文首先從Buck變換器的理論分析入手，根據它的物理特性，研究了該變換器的狀態空間平均模型和小信號分析。為了獲得高性能的開關電源，提出并分析了混雜模型設計方案，然后進行了控制器設計。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進行仿真研究。浮點仿真的運算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點仿真方法，得到了滿意的仿真結果。論文還著重論述了開關電源的數字控制器部分，數字控制器一般由三個主要功能模塊組成：模數轉換器、數字脈寬調制器(Digital PulseWidth Modulation：DPWM)和數字補償器。文中重點研究了DPWM和數字補償器，闡述了目前高頻數字控制變換器中存在的主要問題，特別是高頻狀態下DPWM分辨率較低，影響控制精度，甚至引起極限環(Limit Cycling)現象，對DPWM分辨率的提高與系統硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設計了兩種數字補償器，并進行了分析比較，選擇了合適的補償算法，達到了改善系統性能的目的。 設計完成后，作者使用ISE 9.1i軟件進行了FPGA實現的前、后仿真，驗證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設計，采用32MHz的硬件晶振實現了11-bit的DPWM分辨率，開關頻率達到1MHz，得到了滿意的系統性能，論文最后給出了仿真和實驗結果。
上傳時間： 2013-07-23
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本論文設計了一種基于FPGA的高速FIR數字濾波器,濾波器實現低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數據為8位二進制,采樣頻率為10MHz。 論文首先簡要介紹了數字濾波器的基本原理和線性FIR數字濾波器的性質、結構,根據濾波器的性能要求選擇窗函數、確定系數,在算法上為了滿足數字濾波器的要求,對系數放大512倍并取整,并用Matlab對數字濾波器原理進行了證明。同時簡述了EDA技術和FPGA設計流程。 其次,論文說明了FIR數字濾波器模塊的劃分,并用Verilog語言在Modelsim環境下進行了功能測試。對于數字濾波器系數中的-1,-2,4這些簡單的系數乘法直接進行移位和取反,可以極大的節省資源和優化設計。而對普通系數乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實現了乘積的運算；另外,在本設計進行部分積累加時,采用舍取冗余位,主要是根據設計時已對系數進行了放大,而輸出時又要將結果相應的縮小,所以在累加時,提前對部分積縮小,從而減少了運算量,從時間和資源上都得到了優化。 論文的最后分別用Modelsim和Quartus II進行了FIR數字濾波器的前仿真和后仿真,將仿真的結果和Matlab中原理驗證時得到的理想值進行了比較,并對所產生的誤差進行了分析。仿真結果表明：本16階FIR數字濾波器設計能夠實現截止頻率為1MHz的低通濾波,并且工作頻率可達150MHz以上。
上傳時間： 2013-07-15
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