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DESCRIPTION: DDS design BY PLD DEVICES

* DESCRIPTION: DDS design BY PLD DEVICES.\r\n *\r\n * AUTHOR: Sun Yu\r\n *\r\n * HISTORY: 12/06/2002 \r\n *

標簽： DESCRIPTION DEVICES design DDS

上傳時間： 2013-09-09

上傳用戶：jokey075

一個關(guān)于allegro常見問題集錦

一個關(guān)于allegro常見問題集錦,規(guī)那的很詳細 希望對大家有所幫助

標簽： allegro 集錦

上傳時間： 2013-09-09

上傳用戶：edisonfather

Cadence CIC培訓(xùn)演示文檔

標簽： Cadence nbsp CIC 文檔

上傳時間： 2013-11-03

上傳用戶：taox

在allegro中出gerber文件和CAM350中導(dǎo)入

適用范圍：  Cadence Allegro 15.2  Mentor CAM350 8.7

標簽： allegro gerber CAM 350

上傳時間： 2013-11-16

上傳用戶：洛木卓

Allegro印制電路板設(shè)計610

Cadence Allegro印制電路板設(shè)計610，作為Allegro系統(tǒng)互連設(shè)計平臺的一個600系列產(chǎn)品，是一個完整的、高性能印制電路板設(shè)計套件。通過頂尖的技術(shù)，它為創(chuàng)建和編輯復(fù)雜、多層、高速、高密度的印制電路板設(shè)計提供了一個交互式、約束驅(qū)動的設(shè)計環(huán)境。它允許用戶在設(shè)計過程的任意階段定義、管理和驗證關(guān)鍵的高速信號，并能抓住今天最具挑戰(zhàn)性的設(shè)計問題。Allegro印制電路板設(shè)計610提高了設(shè)計效率和縮短設(shè)計周期,讓你的產(chǎn)品盡快進入量產(chǎn)。

標簽： Allegro 610 印制 電路板設(shè)計

上傳時間： 2013-10-31

上傳用戶：牧羊人8920

Allegro-Design-Editor-Tutorial_ade_tut

Trademarks: Trademarks and service marks of Cadence Design Systems, Inc. (Cadence) contained in

標簽： Allegro-Design-Editor-Tutorial_ad e_tut

上傳時間： 2014-08-09

上傳用戶：龍飛艇

高增益低功耗恒跨導(dǎo)軌到軌CMOS運放設(shè)計

基于CSMC的0.5 μmCMOS工藝，設(shè)計了一個高增益、低功耗、恒跨導(dǎo)軌到軌CMOS運算放大器，采用最大電流選擇電路作為輸入級，AB類結(jié)構(gòu)作為輸出級。通過cadence仿真，其輸入輸出均能達到軌到軌，整個電路工作在3 V電源電壓下，靜態(tài)功耗僅為0.206 mW，驅(qū)動10pF的容性負載時，增益高達100.4 dB，單位增益帶寬約為4.2 MHz，相位裕度為63°。

標簽： CMOS 增益 低功耗 軌到軌

上傳時間： 2013-11-04

上傳用戶：xlcky

一種基于gm_ID方法設(shè)計的可變增益放大器

提出了一種基于gm /ID方法設(shè)計的可變增益放大器。設(shè)計基于SMIC90nmCMOS工藝模型，可變增益放大器由一個固定增益級、兩個可變增益級和一個增益控制器構(gòu)成。固定增益級對輸入信號預(yù)放大，以增加VGA最大增益。VGA的增益可變性由兩個受增益控制器控制的可變增益級實現(xiàn)。運用gm /ID的綜合設(shè)計方法，優(yōu)化了任意工作范圍內(nèi)，基于gm /ID和VGS關(guān)系的晶體管設(shè)計，實現(xiàn)了低電壓低功耗。為得到較寬的增益范圍，應(yīng)用了一種新穎的偽冪指函數(shù)。利用Cadence中spectre工具仿真，結(jié)果表明，在1.2 V的工作電壓下，具有76 dB的增益，控制電壓范圍超過0.8 V，帶寬范圍從34 MHz到183.6 MHz，功耗為0.82 mW。

標簽： gm_ID 可變增益放大器

上傳時間： 2013-11-10

上傳用戶：笨小孩

單端10-bit SAR ADC IP核的設(shè)計

本設(shè)計通過采用分割電容陣列對DAC進行優(yōu)化，在減小了D/A轉(zhuǎn)換開關(guān)消耗的能量、提高速度的基礎(chǔ)上，實現(xiàn)了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre 工具進行仿真，仿真結(jié)果表明，設(shè)計的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D 轉(zhuǎn)換的要求，逐次逼近A/D轉(zhuǎn)換器可以正常工作。

標簽： bit SAR ADC 10

上傳時間： 2013-11-21

上傳用戶：chukeey

帶有增益提高技術(shù)的高速CMOS運算放大器設(shè)計

設(shè)計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準技術(shù)實現(xiàn)一個可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運放。設(shè)計基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對電路進行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動2 pF負載時，運放的直流增益可達到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達885 V/μs，達到0.1%的穩(wěn)定精度的建立時間只需4 ns，共模抑制比153 dB。

標簽： CMOS 增益提高 運算 放大器設(shè)計

上傳時間： 2014-12-23

上傳用戶：jiiszha