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  • [Allegro系統(tǒng)互連設(shè)計(jì)平臺(tái)].Base_SPB155_lnx86_5of5.tar

    [Allegro系統(tǒng)互連設(shè)計(jì)平臺(tái)].Base_SPB155_lnx86_5of5.tar

    標(biāo)簽: Base_SPB Allegro 155 lnx

    上傳時(shí)間: 2013-07-03

    上傳用戶:eeworm

  • PCB電路板高速設(shè)計(jì)ALLEGRO14.2 清晰版

    PCB電路板高速設(shè)計(jì)ALLEGRO14.2 清晰版

    標(biāo)簽: ALLEGRO 14.2 PCB 電路板

    上傳時(shí)間: 2013-05-17

    上傳用戶:eeworm

  • allegro教程.rar

    cadence allegro pcb layout詳細(xì)教程

    標(biāo)簽: allegro 教程

    上傳時(shí)間: 2013-06-18

    上傳用戶:helmos

  • 一種16位音頻SigmaDelta模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì).rar

    Sigma-Delta A/D轉(zhuǎn)換器利用過采樣,噪聲整形和數(shù)字濾波技術(shù),有效衰減了輸出信號(hào)帶內(nèi)的量化噪聲,提高了信噪比。與傳統(tǒng)的Nyquist轉(zhuǎn)換器相比,它降低了對(duì)模擬電路性能指標(biāo)和元件精度的要求,簡(jiǎn)化了模擬電路的設(shè)計(jì),降低了生產(chǎn)成本。 本論文在對(duì)Sigma-Delta A/D轉(zhuǎn)換器原理研究的基礎(chǔ)上,基于TSMC0.18um工藝,采用1.8V工作電源,128倍的過采樣率,6.4MHz的采樣頻率,設(shè)計(jì)了一個(gè)主要應(yīng)用于音頻信號(hào)處理的Sigma-Delta A/D轉(zhuǎn)換器,分辨率達(dá)到16位。在調(diào)制器的設(shè)計(jì)中,本文采用了多級(jí)噪聲整形MASH(2-1)級(jí)聯(lián)調(diào)制器結(jié)構(gòu),同時(shí),考慮了各種非理想因素對(duì)系統(tǒng)性能的影響,在SDtoolbox工具的幫助下使用Simulink進(jìn)行調(diào)制器系統(tǒng)設(shè)計(jì)。并使用Cadence Spectre對(duì)模塊電路進(jìn)行設(shè)計(jì)仿真,包括運(yùn)放,比較器,帶隙基準(zhǔn)電壓源,CMOS開關(guān),非交疊時(shí)鐘產(chǎn)生電路等。在數(shù)字抽取濾波器的設(shè)計(jì)中,采用了分級(jí)抽取技術(shù),使用MATLAB軟件中的SPTool和FDATool工具對(duì)各級(jí)抽取濾波器進(jìn)行優(yōu)化設(shè)計(jì)。并在原有的濾波器算法的基礎(chǔ)上,采用了CIC濾波器和半帶濾波器,設(shè)計(jì)出了運(yùn)算量和存儲(chǔ)量都相對(duì)少的三級(jí)抽取濾波器系統(tǒng),大大降低了功耗和面積。 論文的仿真結(jié)果表明,所設(shè)計(jì)的Sigma-Delta A/D轉(zhuǎn)換器信噪比達(dá)到102.3dB,滿足系統(tǒng)需要的16位精度要求。 關(guān)鍵詞:Sigma-Ddta; 信噪比; 多級(jí)噪聲整形; 數(shù)字抽取濾波器

    標(biāo)簽: SigmaDelta 音頻 模數(shù)轉(zhuǎn)換器

    上傳時(shí)間: 2013-06-27

    上傳用戶:songyuncen

  • Protel99SE常規(guī)教程(圖片教程).rar

    PROTEL99SE常規(guī)教程(圖片教程) 5天(每天2小時(shí)),你就可以搞定PROTEL99SE的常規(guī)操作。 課程介紹: 圖片教程的第1天: 學(xué)會(huì)自己畫簡(jiǎn)單的SCH文件 第1課:新建一個(gè)*.DDB,新建一個(gè)SCH文件,并且添加畫SCH要用到的零件庫>> 第2課:利用添加好的零件庫,進(jìn)行畫第一個(gè)可以自動(dòng)布線的原理圖>> 課后補(bǔ)充:SCH中一些必須要避免的錯(cuò)誤! 圖片教程的第2天: 學(xué)會(huì)從SCH到PCB的轉(zhuǎn)變,并且進(jìn)行自動(dòng)布線 第一課:建立一個(gè)PCB文件,并且添加自動(dòng)布線所必需的封裝庫 第二課:把前面的SCH文件變成PCB板 第三課: 對(duì)PCB進(jìn)行自動(dòng)布線 圖片教程的第3天: 學(xué)會(huì)自己做SCH零件。說明:SCH零件庫用來畫圖和自動(dòng)布線 第一課:做一個(gè)SCH里面常要用到的電阻零件 圖片教程的第4天: 學(xué)會(huì)自己做PCB零件封裝 第一課:做一個(gè)屬于自己的PCB零件封裝 課后補(bǔ)充:PCB中一些必須要避免的錯(cuò)誤! 布線方面的高級(jí)設(shè)置:自動(dòng)布線和手動(dòng)布線方面的高級(jí)設(shè)置問題 圖片教程的第5天: 一些高級(jí)的常用技巧 一、SCH中的一些常用技巧 SCH的一些高級(jí)設(shè)置和常用技巧 二、PCB的一些高級(jí)設(shè)置和常用技巧 在PCB中,如何校驗(yàn)和查看PCB單個(gè)的網(wǎng)絡(luò)連接情況 在PCB中給PCB補(bǔ)淚滴的具體操作 在PCB中給PCB做覆銅的具體操作 在PCB中如何打印出中空的焊盤(這個(gè)功能對(duì)于熱轉(zhuǎn)印制板比較有用) 在PCB中如何找到我們要找的封裝 如何在PCB文件中加上漂亮的漢字 附件:PROTEL99SE 安裝 License 5天(每天2小時(shí)),你就可以搞定PROTEL99SE的常規(guī)操作。

    標(biāo)簽: Protel 教程 99

    上傳時(shí)間: 2013-05-24

    上傳用戶:lgd57115700

  • 基于DSP和FPGA的車牌識(shí)別系統(tǒng)設(shè)計(jì)及實(shí)現(xiàn).rar

    隨著我國國民經(jīng)濟(jì)的高速發(fā)展,國內(nèi)高速公路、城市道路、停車場(chǎng)建設(shè)越來越多,對(duì)交通控制、安全管理的要求也日益提高,智能交通系統(tǒng)( IntelligentTransportation Systems,簡(jiǎn)稱ITS)已成為當(dāng)前交通管理發(fā)展的主要方向,而車牌識(shí)別系統(tǒng)(License Plate Recognition System,簡(jiǎn)稱LPRS)技術(shù)作為智能交通系統(tǒng)的核心,起著舉足輕重的作用,可以被廣泛地應(yīng)用于高速公路自動(dòng)收費(fèi)(ElectronicToll Collection,簡(jiǎn)稱ETC)、停車場(chǎng)安全管理、被盜車輛的追蹤、車流統(tǒng)計(jì)等。 目前,車牌識(shí)別系統(tǒng)大多都是基于PC平臺(tái)的,其優(yōu)勢(shì)是實(shí)現(xiàn)容易,但是成本高、實(shí)時(shí)性不強(qiáng)、穩(wěn)定性不高等缺點(diǎn)使其不能廣泛推廣。為了克服以上的缺點(diǎn),且滿足識(shí)別速度和識(shí)別率的要求,本文在原有車牌識(shí)別硬件系統(tǒng)設(shè)計(jì)的基礎(chǔ)上做了一定的改進(jìn)(原系統(tǒng)在圖像采集、接口通信、系統(tǒng)穩(wěn)定、脫機(jī)工作等方面存在一定問題),與團(tuán)隊(duì)成員一起設(shè)計(jì)出了新的車牌識(shí)別硬件系統(tǒng),采用單DSP+FPGA和雙DSP+FPGA雙板子的方式來共同實(shí)現(xiàn)(本人負(fù)責(zé)單DSP+FPGA的原理圖和PCB繪制,另一成員負(fù)責(zé)雙DSP+FPGA的原理圖和PCB繪制)。 本文所涉及的該車牌硬件系統(tǒng),主要工作由以下幾個(gè)部分組成: 1.團(tuán)隊(duì)共同完成了新車牌識(shí)別系統(tǒng)的硬件設(shè)計(jì),采用兩個(gè)板子實(shí)現(xiàn)。其中,本人負(fù)責(zé)單DSP+FPGA板子繪制。 2.團(tuán)隊(duì)一起完成了整個(gè)系統(tǒng)的硬件電路調(diào)試。主要分為如下模塊進(jìn)行調(diào)試:電源,DSP,F(xiàn)PGA,SAA7113H視頻解碼器,LCD液晶顯示和UART接口等。 3.負(fù)責(zé)完成了整個(gè)系統(tǒng)的DSP應(yīng)用程序設(shè)計(jì)。采用DSP/BIOS操作系統(tǒng)來構(gòu)建系統(tǒng)的框架,添加了多個(gè)任務(wù)對(duì)象進(jìn)行管理系統(tǒng)的調(diào)度;用CSL編寫了DSP上的底層驅(qū)動(dòng):完成了車牌識(shí)別算法在DSP上的移植與優(yōu)化。 4.參與完成了部分FPGA程序的開發(fā),主要包括圖像采集、存儲(chǔ)、傳輸幾個(gè)模塊等。 最終,本系統(tǒng)實(shí)現(xiàn)了高效、快速的車牌識(shí)別,各模塊工作穩(wěn)定,能脫機(jī)實(shí)現(xiàn)圖像采集、傳輸、識(shí)別、結(jié)果輸出和顯示為一體化的功能;為以后進(jìn)行高性能的車牌識(shí)別算法開發(fā)提供了一個(gè)很好的硬件平臺(tái)。

    標(biāo)簽: FPGA DSP 車牌識(shí)別

    上傳時(shí)間: 2013-04-24

    上傳用戶:slforest

  • 基于FPGA的對(duì)象存儲(chǔ)控制器原型的硬件設(shè)計(jì)與實(shí)現(xiàn).rar

    本文對(duì)基于FPGA的對(duì)象存儲(chǔ)控制器原型的硬件設(shè)計(jì)進(jìn)行了研究。主要內(nèi)容如下: ⑴研究了對(duì)象存儲(chǔ)控制器的硬件設(shè)計(jì),使其高效完成對(duì)象級(jí)接口的智能化管理和復(fù)雜存儲(chǔ)協(xié)議的解析,對(duì)對(duì)象存儲(chǔ)系統(tǒng)整體性能提升有重要意義?;赟oPC(片上可編程系統(tǒng))技術(shù),在FPGA(現(xiàn)場(chǎng)可編程門陣列)上實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器,具有功能配置靈活,調(diào)試方便,成本較低等優(yōu)點(diǎn)。 ⑵采用Cyclone II器件實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器的網(wǎng)絡(luò)接口,包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分,提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴(kuò)展接口)總線的主機(jī)接口,還具備電源模塊、時(shí)鐘模塊等以保證系統(tǒng)正常運(yùn)行。在設(shè)計(jì)實(shí)現(xiàn)PCB(印制電路板)時(shí),從疊層設(shè)計(jì)、布局、布線、阻抗匹配等多方面解決高達(dá)100MHz的全局時(shí)鐘帶來的信號(hào)完整性問題,并基于IBIS模型進(jìn)行了信號(hào)完整性分析及仿真。針對(duì)各功能模塊提出了相應(yīng)的調(diào)試策略,并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對(duì)象存儲(chǔ)控制器系統(tǒng)設(shè)計(jì)方案,Virtex-4內(nèi)嵌PowerPC高性能處理器,可更好地完成對(duì)象存儲(chǔ)設(shè)備相關(guān)的控制和管理工作。實(shí)現(xiàn)了豐富的接口設(shè)計(jì),包括千兆以太網(wǎng)、光纖通道、SATA(串行高級(jí)技術(shù)附件)等網(wǎng)絡(luò)存儲(chǔ)接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機(jī)接口;提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制,通過了設(shè)計(jì)規(guī)則檢查,生成了網(wǎng)表用作下一步設(shè)計(jì)工作的交付文件。

    標(biāo)簽: FPGA 對(duì)象存儲(chǔ) 原型

    上傳時(shí)間: 2013-04-24

    上傳用戶:lijinchuan

  • FPGA可配置端口電路的設(shè)計(jì).rar

    可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐,它有諸多功能:芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出),電壓之間的轉(zhuǎn)換,對(duì)外圍芯片的驅(qū)動(dòng),完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法,依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理,運(yùn)用Cadence的設(shè)計(jì)軟件,結(jié)合華潤(rùn)上華0.5μm的工藝庫,設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容: 1.基于端口電路信號(hào)寄存器的采集和輸出方式,本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7],并完成了Verilog XL和Hspiee的功能和時(shí)序仿真,且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制,對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn),設(shè)計(jì)了一款邊界掃描電路,并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來講,有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能,為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能,并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言,輸入端口的電壓通常是3.3V和5V,為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓,將端口電路設(shè)計(jì)成3.3V和5V兼容的電路,通過仿真性能上已完全達(dá)到這一要求。此外,在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路,這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi),具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明:在實(shí)現(xiàn)TTL高電平輸出時(shí),最大的驅(qū)動(dòng)電流達(dá)到170mA,而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8];同樣,在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比,在延時(shí)和面積以及功耗略大的情況下,本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能,且驅(qū)動(dòng)能力更加強(qiáng)大。

    標(biāo)簽: FPGA 可配置 端口

    上傳時(shí)間: 2013-07-20

    上傳用戶:頂?shù)弥?/p>

  • Cadance系列軟件使用與技巧簡(jiǎn)介

    cadence是現(xiàn)在主流IC設(shè)計(jì)軟件,中芯國際等大公司均使用其進(jìn)行IC設(shè)計(jì),本文將講述其使用方法

    標(biāo)簽: Cadance 軟件使用

    上傳時(shí)間: 2013-07-18

    上傳用戶:小火車?yán)怖怖?/p>

  • Allegro pcb editor

    cadence allegro constraint manager high speed

    標(biāo)簽: Allegro editor pcb

    上傳時(shí)間: 2013-07-21

    上傳用戶:ccsdebug

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