這是一個Verilog HDL編寫的RISC cpu的程序，該程序共10個子程序，實現了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。
標簽： Verilog RISC HDL cpu
上傳時間： 2015-03-26
上傳用戶：qiao8960
減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能，可以進行自增和自減計數，其計數周期為2^N（N為二進制位數）。 二、設計原理 輸入/輸出說明： d：異步置數數據輸入； q：當前計數器數據輸出； clock：時鐘脈沖； count_en：計數器計數使能控制（1：計數/0：停止計數）； updown：計數器進行自加/自減運算控制（1：自加/0：自減）； load_d
標簽： Verilog 計數器 HDL 減
上傳時間： 2015-03-28
上傳用戶：zycidjl
這是一個簡單易懂的crc計算方法，選擇你要計算的文件，準確計算crc值。
標簽： crc 計算方法
上傳時間： 2013-12-26
上傳用戶：shanml
32 bits CRC算法演示,用戶可以選擇輸入一個文件，本工具根據循環雍余校驗算法，生成并顯示出其32位計算結果。
標簽： bits CRC 32 算法
上傳時間： 2015-03-31
上傳用戶：rocwangdp
我用過的verilog hdl寫的SDRAM core源程序,經過測試應用
標簽： verilog SDRAM core hdl
上傳用戶：15071087253
crc.cpp是一個產生0－255對應的16位循環冗余碼的例子 correlator.cpp是一個相關濾波例子
標簽： correlator cpp crc 255
上傳時間： 2013-12-16
上傳用戶：gtzj
本代碼是C語言實現的CRC循環校驗具體算法
標簽： CRC 代碼 C語言 循環
上傳時間： 2013-12-21
上傳用戶：zhangzhenyu
本程序是在c51的環境下CRC算法的幾種方法。希望大家有參考作用。
標簽： c51 CRC 程序 環境
上傳用戶：ippler8
Verilog HDL硬件描述語言的教程
標簽： Verilog HDL 硬件描述語言 教程
上傳時間： 2015-04-04
上傳用戶：lnnn30
verilog hdl. for igginner. tutorial in word file1 KAMPATE
標簽： igginner tutorial verilog KAMPATE
上傳時間： 2015-04-07
上傳用戶：chenxichenyue
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